AVDD = DV
參數(shù)資料
型號： EVAL-ADF4118EBZ1
廠商： Analog Devices Inc
文件頁數(shù)： 24/28頁
文件大小： 0K
描述： BOARD EVAL FOR ADF4118
標準包裝： 1
主要目的： 計時，頻率合成器
嵌入式： 否
已用 IC / 零件： ADF4118
主要屬性： 單路整數(shù)-N PLL
次要屬性： 1.96GHz WCDMA 圖形用戶界面
已供物品： 板，纜線，CD
相關產(chǎn)品： ADF4118BRUZ-RL7TR-ND - IC PLL RF FREQ SYNTHESZR 16TSSOP
ADF4118BRUZ-RL-ND - IC PLL RF FREQ SYNTHESZR 16TSSOP
ADF4118BRUZ-ND - IC PLL FREQ SYNTHESIZER 16-TSSOP
ADF4118BRU-REEL7-ND - IC PLL FREQ SYNTHESIZER 16-TSSOP
ADF4118BRU-ND - IC SYNTH PLL RF 3.0GHZ 16-TSSOP
ADF4116/ADF4117/ADF4118
Rev. D | Page 5 of 28
TIMING CHARACTERISTICS
AVDD = DVDD = 3 V ± 10%, 5 V ± 10%; AVDD ≤ VP < 6.0 V; AGND = DGND = CPGND = 0 V; TA = TMIN to TMAX, unless otherwise noted.
Guaranteed by design, but not production tested.
Table 2.
Parameter
Limit at TMIN to TMAX (B, Y Version)
Unit
Test Conditions/Comments
t1
10
ns min
DATA to CLK setup time
t2
10
ns min
DATA to CLK hold time
t3
25
ns min
CLK high duration
t4
25
ns min
CLK low duration
t5
10
ns min
CLK to LE setup time
t6
20
ns min
LE pulse width
CLK
DATA
LE
DB20 (MSB)
DB19
DB2
DB1
(CONTROL BIT C2)
DB0 (LSB)
(CONTROL BIT C1)
t5
t2
t4
t6
t1
t3
00
39
2-
0
02
Figure 2. Timing Diagram
相關PDF資料
PDF描述
EBM31DCCH CONN EDGECARD 62POS R/A .156 SLD
RSA10DTKH CONN EDGECARD 20POS DIP .125 SLD
EBM31DCCD CONN EDGECARD 62POS R/A .156 SLD
EBM31DCAH CONN EDGECARD 62POS R/A .156 SLD
EBM31DCAD CONN EDGECARD 62POS R/A .156 SLD
相關代理商/技術參數(shù)
參數(shù)描述
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