參數(shù)資料
型號(hào)： EVAL-AD7687SDZ
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 25/28頁(yè)
文件大小： 0K
描述： BOARD EVAL FOR AD7687
標(biāo)準(zhǔn)包裝： 1
系列： PulSAR®
ADC 的數(shù)量： 1
位數(shù)： 16
采樣率（每秒）： 250k
數(shù)據(jù)接口： 串行
輸入范圍： ±VREF
在以下條件下的電源（標(biāo)準(zhǔn)）： 4mW @ 5V，100kSPS
工作溫度： -40°C ~ 85°C
已用 IC / 零件： AD7687
已供物品： 板
AD7687
Data Sheet
Rev. B | Page 6 of 28
40°C to +85°C, VDD = 2.3 V to 4.5 V, VIO = 2.3 V to 4.5 V or VDD + 0.3 V, whichever is the lowest, unless otherwise stated.
See Figure 3 and Figure 4 for load conditions.
Table 5.
Parameter
Symbol
Min
Typ
Max
Unit
Conversion Time: CNV Rising Edge to Data Available
tCONV
0.7
3.2
μs
Acquisition Time
tACQ
1.8
μs
Time Between Conversions
tCYC
5
μs
CNV Pulse Width ( CS Mode )
tCNVH
10
ns
SCK Period ( CS Mode )
tSCK
25
ns
SCK Period ( Chain Mode )
tSCK
VIO Above 3 V
29
ns
VIO Above 2.7 V
35
ns
VIO Above 2.3 V
40
ns
SCK Low Time
tSCKL
12
ns
SCK High Time
tSCKH
12
ns
SCK Falling Edge to Data Remains Valid
tHSDO
5
ns
SCK Falling Edge to Data Valid Delay
tDSDO
VIO Above 3 V
24
ns
VIO Above 2.7 V
30
ns
VIO Above 2.3 V
35
ns
CNV or SDI Low to SDO D15 MSB Valid (CS Mode)
tEN
VIO Above 2.7 V
18
ns
VIO Above 2.3 V
22
ns
CNV or SDI High or Last SCK Falling Edge to SDO High Impedance (CS Mode)
tDIS
25
ns
SDI Valid Setup Time from CNV Rising Edge (CS Mode)
tSSDICNV
30
ns
SDI Valid Hold Time from CNV Rising Edge (CS Mode)
tHSDICNV
0
ns
SCK Valid Setup Time from CNV Rising Edge (Chain Mode)
tSSCKCNV
5
ns
SCK Valid Hold Time from CNV Rising Edge (Chain Mode)
tHSCKCNV
8
ns
SDI Valid Setup Time from SCK Falling Edge (Chain Mode)
tSSDISCK
5
ns
SDI Valid Hold Time from SCK Falling Edge (Chain Mode)
tHSDISCK
4
ns
SDI High to SDO High (Chain Mode with BUSY indicator)
tDSDOSDI
36
ns
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PDF描述
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參數(shù)描述
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