All input signals are specified with tR = t
參數(shù)資料
型號： EVAL-AD5680EBZ
廠商： Analog Devices Inc
文件頁數(shù)： 15/20頁
文件大小： 0K
描述： BOARD EVAL FOR AD5680
產(chǎn)品培訓(xùn)模塊： DAC Architectures
標(biāo)準(zhǔn)包裝： 1
系列： nanoDAC™
DAC 的數(shù)量： 1
位數(shù)： 18
采樣率（每秒）： 12.5k
數(shù)據(jù)接口： 串行
設(shè)置時間： 80µs
DAC 型： 電壓
工作溫度： -40°C ~ 105°C
已供物品： 板
已用 IC / 零件： AD5680
相關(guān)產(chǎn)品： AD5680BRJZ-1500RL7DKR-ND - IC DAC 18BIT 5V SOT23-8
AD5680BRJZ-1500RL7CT-ND - IC DAC 18BIT 5V SOT23-8
AD5680BRJZ-2REEL7DKR-ND - IC DAC 18BIT 5V SOT23-8
AD5680BRJZ-2REEL7CT-ND - IC DAC 18BIT 5V SOT23-8
AD5680BRJZ-2REEL7TR-ND - IC DAC 18BIT 5V SOT23-8
AD5680BRJZ-2500RL7TR-ND - IC DAC 18BIT 5V SOT23-8
AD5680BRJZ-1500RL7TR-ND - IC DAC 18BIT 5V SOT23-8
AD5680
Data Sheet
TIMING CHARACTERISTICS
All input signals are specified with tR = tF = 1 ns/V (10% to 90% of VDD) and timed from a voltage level of (VIL + VIH)/2. See Figure 2.
VDD = 4.5 V to 5.5 V; all specifications TMIN to TMAX, unless otherwise noted.
Table 2.
Limit at T
MIN, TMAX
Parameter
V
DD = 4.5 V to 5.5 V
Unit
Conditions/Comments
t
1
33
ns min
SCLK cycle time
t
2
13
ns min
SCLK high time
t
3
13
ns min
SCLK low time
t
4
13
ns min
SYNC to SCLK falling edge setup time
t
5
ns min
Data setup time
t
6
4.5
ns min
Data hold time
t
7
0
ns min
SCLK falling edge to SYNC rising edge
t
8
33
ns min
Minimum SYNC high time
t
9
13
ns min
SYNC rising edge to SCLK fall ignore
t
10
0
ns min
SCLK falling edge to SYNC fall ignore
1 Maximum SCLK frequency is 30 MHz at V
DD = 4.5 V to 5.5 V.
DIN
SYNC
SCLK
DB23
DB0
t9
t10
t4
t3
t2
t7
t6
t5
t1
t8
05854-
002
Figure 2. Serial Write Operation
Rev. B | Page 4 of 20
相關(guān)PDF資料
PDF描述
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0210490965 CABLE JUMPER 1.25MM .030M 27POS
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MIC2026-2YM TR IC SW DISTRIBUTION 2CHAN 8SOIC
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參數(shù)描述
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EVAL-AD5687RSDZ 功能描述:數(shù)據(jù)轉(zhuǎn)換 IC 開發(fā)工具 RoHS:否 制造商:Texas Instruments 產(chǎn)品:Demonstration Kits 類型:ADC 工具用于評估:ADS130E08 接口類型:SPI 工作電源電壓:- 6 V to + 6 V
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