DVCC = 2.5 V to 5.5 V; V
參數(shù)資料
型號： EVAL-AD5360EBZ
廠商： Analog Devices Inc
文件頁數(shù)： 27/29頁
文件大小： 0K
描述： BOARD EVAL FOR AD5360
產(chǎn)品培訓模塊： DAC Architectures
標準包裝： 1
DAC 的數(shù)量： 16
位數(shù)： 16
采樣率（每秒）： 540k
數(shù)據(jù)接口： 串行
設置時間： 20µs
DAC 型： 電壓
工作溫度： -40°C ~ 85°C
已供物品： 板，CD
已用 IC / 零件： AD5360
相關產(chǎn)品： AD5360BSTZ-REEL-ND - IC DAC 16BIT 16CH SERIAL 52-LQFP
AD5360BCPZ-REEL7-ND - IC DAC 16BIT 16CH SERIAL 56LFCSP
AD5360BSTZ-ND - IC DAC 16BIT 16CH SERIAL 52-LQFP
AD5360BCPZ-ND - IC DAC 16BIT 16CH SERIAL 56LFCSP
AD5360/AD5361
Rev. A | Page 6 of 28
TIMING CHARACTERISTICS
DVCC = 2.5 V to 5.5 V; VDD = 9 V to 16.5 V; VSS = 8 V to 16.5 V; VREF = 5 V; AGND = DGND = SIGGND = 0 V; CL = 200 pF to GND;
RL = open circuit; gain (M), offset (C), and DAC offset registers at default values; all specifications TMIN to TMAX, unless otherwise noted.
Table 3. SPI Interface (See Figure 4 and Figure 5)
Limit at TMIN, TMAX
Unit
Description
t1
20
ns min
SCLK cycle time
t2
8
ns min
SCLK high time
t3
8
ns min
SCLK low time
t4
11
ns min
SYNC falling edge to SCLK falling edge setup time
t5
20
ns min
Minimum SYNC high time
t6
10
ns min
24th SCLK falling edge to SYNC rising edge
t7
5
ns min
Data setup time
t8
5
ns min
Data hold time
42
ns max
SYNC rising edge to BUSY falling edge
t10
1/1.5
μs typ/max
BUSY pulse width low (single-channel update); see Table 8
t11
600
ns max
Single-channel update cycle time
t12
20
ns min
SYNC rising edge to LDAC falling edge
t13
10
ns min
LDAC pulse width low
t14
3
μs max
BUSY rising edge to DAC output response time
t15
0
ns min
BUSY rising edge to LDAC falling edge
t16
3
μs max
LDAC falling edge to DAC output response time
t17
20/30
μs typ/max
DAC output settling time
t18
140
ns max
CLR/RESET pulse activation time
t19
30
ns min
RESET pulse width low
t20
400
μs max
RESET time indicated by BUSY low
t21
270
ns min
Minimum SYNC high time in readback mode
25
ns max
SCLK rising edge to SDO valid
t23
80
ns max
RESET rising edge to BUSY falling edge
1 Guaranteed by design and characterization, not production tested.
2 All input signals are specified with tr = tf = 2 ns (10% to 90% of DVCC) and timed from a voltage level of 1.2 V.
3 This is measured with the load circuit shown in Figure 2.
4 This is measured with the load circuit shown in Figure 3.
TO
OUTPUT
PIN
CL
50pF
RL
2.2k
VOL
DVCC
05
76
1-
00
8
VOH (MIN) – VOL (MAX)
2
200A
IOL
200A
IOH
TO OUTPUT
PIN
CL
50pF
0
57
61
-00
9
Figure 2. Load Circuit for BUSY Timing Diagram
Figure 3. Load Circuit for SDO Timing Diagram
相關PDF資料
PDF描述
V375C2E50B CONVERTER MOD DC/DC 2V 50W
EVAL-AD5391EBZ BOARD EVALUATION FOR AD5391
EMA10DTBH CONN EDGECARD 20POS R/A .125 SLD
EVAL-AD5372EBZ BOARD EVAL FOR AD5372
EVAL-AD5361EBZ BOARD EVAL FOR AD5361
相關代理商/技術參數(shù)
參數(shù)描述
EVAL-AD5360EBZ1 制造商:AD 制造商全稱:Analog Devices 功能描述:16-Channel, 16-/14-Bit, Serial Input, Voltage-Output DAC
EVAL-AD5361EBZ 功能描述:BOARD EVAL FOR AD5361 RoHS:是 類別:編程器，開發(fā)系統(tǒng) >> 評估板 - 數(shù)模轉換器 (DAC) 系列:- 產(chǎn)品培訓模塊:Lead (SnPb) Finish for COTS Obsolescence Mitigation Program 標準包裝:1 系列:- DAC 的數(shù)量:4 位數(shù):12 采樣率（每秒）:- 數(shù)據(jù)接口:串行，SPI? 設置時間:3µs DAC 型:電流/電壓 工作溫度:-40°C ~ 85°C 已供物品:板 已用 IC / 零件:MAX5581
EVAL-AD5361EBZ1 制造商:AD 制造商全稱:Analog Devices 功能描述:16-Channel, 16-/14-Bit, Serial Input, Voltage-Output DAC
EVAL-AD5362EBZ 功能描述:BOARD EVAL FOR AD5362 RoHS:是 類別:編程器，開發(fā)系統(tǒng) >> 評估板 - 數(shù)模轉換器 (DAC) 系列:- 產(chǎn)品培訓模塊:Lead (SnPb) Finish for COTS Obsolescence Mitigation Program 標準包裝:1 系列:- DAC 的數(shù)量:4 位數(shù):12 采樣率（每秒）:- 數(shù)據(jù)接口:串行，SPI? 設置時間:3µs DAC 型:電流/電壓 工作溫度:-40°C ~ 85°C 已供物品:板 已用 IC / 零件:MAX5581
EVAL-AD5363EBZ 功能描述:BOARD EVALUATION FOR AD5363 RoHS:是 類別:編程器，開發(fā)系統(tǒng) >> 評估板 - 數(shù)模轉換器 (DAC) 系列:- 產(chǎn)品培訓模塊:Lead (SnPb) Finish for COTS Obsolescence Mitigation Program 標準包裝:1 系列:- DAC 的數(shù)量:4 位數(shù):12 采樣率（每秒）:- 數(shù)據(jù)接口:串行，SPI? 設置時間:3µs DAC 型:電流/電壓 工作溫度:-40°C ~ 85°C 已供物品:板 已用 IC / 零件:MAX5581
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