- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄17069 > EVAL-AD5064EBZ (Analog Devices Inc)BOARD EVAL FOR AD5064 PDF資料下載
參數(shù)資料
| 型號： | EVAL-AD5064EBZ |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 24/28頁 |
| 文件大?。?/td> | 0K |
| 描述： | BOARD EVAL FOR AD5064 |
| 產(chǎn)品培訓(xùn)模塊： | DAC Architectures |
| 標準包裝： | 1 |
| 系列： | nanoDAC™ |
| DAC 的數(shù)量： | 4 |
| 位數(shù)： | 16 |
| 采樣率（每秒）： | 125k |
| 數(shù)據(jù)接口： | 串行 |
| 設(shè)置時間： | 8µs |
| DAC 型： | 電壓 |
| 工作溫度： | -40°C ~ 125°C |
| 已供物品： | 板 |
| 已用 IC / 零件： | AD5064 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁當(dāng)前第24頁第25頁第26頁第27頁第28頁
Data Sheet
AD5024/AD5044/AD5064
Rev. F | Page 5 of 28
TIMING CHARACTERISTICS
All input signals are specified with tR = tF = 1 ns/V (10% to 90% of VDD) and timed from a voltage level of (VIL + VIH)/2. See Figure 4 and
Table 4.
Parameter1
Symbol
Min
Typ
Max
Unit
SCLK Cycle Time
t1
20
ns
SCLK High Time
t2
10
ns
SCLK Low Time
t3
10
ns
SYNC to SCLK Falling Edge Setup Time
t4
17
ns
Data Setup Time
t5
5
ns
Data Hold Time
t6
5
ns
SCLK Falling Edge to SYNC Rising Edge
t7
5
30
ns
Minimum SYNC High Time (Single Channel Update)
t8
3
s
Minimum SYNC High Time (All Channel Update)
t8
8
s
SYNC Rising Edge to SCLK Fall Ignore
t9
17
ns
LDAC Pulse Width Low
t10
20
ns
SCLK Falling Edge to LDAC Rising Edge
t11
20
ns
CLR Minimum Pulse Width Low
t12
10
ns
SCLK Falling Edge to LDAC Falling Edge
t13
10
ns
CLR Pulse Activation Time
t14
10.6
s
SCLK Rising Edge to SDO Valid
22
ns
SCLK Falling Edge to SYNC Rising Edge
t162
5
ns
SYNC Rising Edge to SCLK Rising Edge
t172
8
ns
SYNC Rising Edge to LDAC/CLR Falling Edge (Single Channel Update)
t182
2
s
SYNC Rising Edge to LDAC/CLR Falling Edge (All Channel Update)
t182
8
s
Power-up Time4
4.5
s
1
Maximum SCLK frequency is 50 MHz at VDD = 4.5 V to 5.5 V. Guaranteed by design and characterization; not production tested.
2
Daisy-chain mode only.
3
Measured with the load circuit of Figure 3. t15 determines the maximum SCLK frequency in daisy-chain mode. AD5064-1 only.
4
Time to exit power-down mode to normal mode of AD5024/AD5044/AD5064/AD5064-1, 32nd clock edge to 90% of DAC midscale value, with output unloaded.
Circuit and Timing Diagrams
2mA
IOL
2mA
IOH
TO OUTPUT
PIN
CL
50pF
06803-
002
2
VOH (MIN) + VOL (MAX)
Figure 3. Load Circuit for Digital Output (SDO) Timing Specifications
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| RCA06DTAT | CONN EDGECARD 12POS R/A .125 SLD |
| GSM10DRXI | CONN EDGECARD 20POS DIP .156 SLD |
| GCM10DSAN | CONN EDGECARD 20POS R/A .156 SLD |
| V24C48E150BL2 | CONVERTER MOD DC/DC 48V 150W |
| V24C48E150B3 | CONVERTER MOD DC/DC 48V 150W |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| EVAL-AD5065EBZ | 制造商:AD 制造商全稱:Analog Devices 功能描述:Fully Accurate 12-/14-/16-Bit VOUT DAC SPI Interface 2.7 V to 5.5 V in a TSSOP |
| EVAL-AD5066EBZ | 制造商:AD 制造商全稱:Analog Devices 功能描述:Fully Accurate 16-Bit UnBuffered VOUT DAC SPI Interface 2.7 V to 5.5 V in a TSSOP |
| EVAL-AD5100EBZ | 功能描述:BOARD EVAL FOR AD5100 RoHS:是 類別:編程器，開發(fā)系統(tǒng) >> 評估演示板和套件 系列:- 標準包裝:1 系列:- 主要目的:電信，線路接口單元（LIU） 嵌入式:- 已用 IC / 零件:IDT82V2081 主要屬性:T1/J1/E1 LIU 次要屬性:- 已供物品:板，電源，線纜，CD 其它名稱:82EBV2081 |
| EVAL-AD5110SDZ | 功能描述:BOARD EVAL FOR AD5110 RoHS:是 類別:編程器，開發(fā)系統(tǒng) >> 評估演示板和套件 系列:- 標準包裝:1 系列:- 主要目的:電信，線路接口單元（LIU） 嵌入式:- 已用 IC / 零件:IDT82V2081 主要屬性:T1/J1/E1 LIU 次要屬性:- 已供物品:板，電源，線纜，CD 其它名稱:82EBV2081 |
| EVAL-AD5111SDZ | 功能描述:BOARD EVAL FOR AD5111 RoHS:是 類別:編程器，開發(fā)系統(tǒng) >> 評估演示板和套件 系列:- 標準包裝:1 系列:- 主要目的:電信，線路接口單元（LIU） 嵌入式:- 已用 IC / 零件:IDT82V2081 主要屬性:T1/J1/E1 LIU 次要屬性:- 已供物品:板，電源，線纜，CD 其它名稱:82EBV2081 |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。