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    參數(shù)資料
    型號: EPM7256SRI208-10
    廠商: Altera
    文件頁數(shù): 27/66頁
    文件大?。?/td> 0K
    描述: IC MAX 7000 CPLD 256 208-RQFP
    產(chǎn)品變化通告: Package Change 30/Jun/2010
    標(biāo)準(zhǔn)包裝: 24
    系列: MAX® 7000
    可編程類型: 系統(tǒng)內(nèi)可編程
    最大延遲時間 tpd(1): 10.0ns
    電壓電源 - 內(nèi)部: 4.5 V ~ 5.5 V
    邏輯元件/邏輯塊數(shù)目: 16
    宏單元數(shù): 256
    門數(shù): 5000
    輸入/輸出數(shù): 164
    工作溫度: -40°C ~ 85°C
    安裝類型: 表面貼裝
    封裝/外殼: 208-BFQFP 裸露焊盤
    供應(yīng)商設(shè)備封裝: 208-RQFP(28x28)
    包裝: 托盤
    產(chǎn)品目錄頁面: 604 (CN2011-ZH PDF)
    其它名稱: 544-2070
    EPM7256SRI208-10-ND
    Altera Corporation
    33
    MAX 7000 Programmable Logic Device Family Data Sheet
    Table 21. MAX 7000 & MAX 7000E External Timing Parameters
    Symbol
    Parameter
    Conditions
    Speed Grade
    Unit
    MAX 7000E (-10P) MAX 7000 (-10)
    MAX 7000E (-10)
    Min
    Max
    Min
    Max
    tPD1
    Input to non-registered output
    C1 = 35 pF
    10.0
    ns
    tPD2
    I/O input to non-registered output
    C1 = 35 pF
    10.0
    ns
    tSU
    Global clock setup time
    7.0
    8.0
    ns
    tH
    Global clock hold time
    0.0
    ns
    tFSU
    Global clock setup time of fast input (2)
    3.0
    ns
    tFH
    Global clock hold time of fast input
    0.5
    ns
    tCO1
    Global clock to output delay
    C1 = 35 pF
    5.0
    5
    ns
    tCH
    Global clock high time
    4.0
    ns
    tCL
    Global clock low time
    4.0
    ns
    tASU
    Array clock setup time
    2.0
    3.0
    ns
    tAH
    Array clock hold time
    3.0
    ns
    tACO1
    Array clock to output delay
    C1 = 35 pF
    10.0
    ns
    tACH
    Array clock high time
    4.0
    ns
    tACL
    Array clock low time
    4.0
    ns
    tCPPW
    Minimum pulse width for clear and
    preset
    4.0
    ns
    tODH
    Output data hold time after clock
    C1 = 35 pF (4)
    1.0
    ns
    tCNT
    Minimum global clock period
    10.0
    ns
    fCNT
    Maximum internal global clock
    frequency
    100.0
    MHz
    tACNT
    Minimum array clock period
    10.0
    ns
    fACNT
    Maximum internal array clock
    frequency
    100.0
    MHz
    fMAX
    Maximum clock frequency
    125.0
    MHz
    相關(guān)PDF資料
    PDF描述
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    相關(guān)代理商/技術(shù)參數(shù)
    參數(shù)描述
    EPM7256SRI208-10N 功能描述:CPLD - 復(fù)雜可編程邏輯器件 CPLD - MAX 7000 256 Macro 164 IOs RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
    EPM7256WC208-20 制造商:未知廠家 制造商全稱:未知廠家 功能描述:UV-Erasable/OTP Complex PLD
    EPM7256WC208-25 制造商:未知廠家 制造商全稱:未知廠家 功能描述:UV-Erasable/OTP Complex PLD
    EPM7384AEFC256-10 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Electrically-Erasable Complex PLD
    EPM7384AEFC256-12 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Electrically-Erasable Complex PLD