tAH Array clock hold time 1." />
參數(shù)資料
型號(hào)： EPM7256SRC208-7
廠商： Altera
文件頁數(shù)： 44/66頁
文件大?。?/td> 0K
描述： IC MAX 7000 CPLD 256 208-RQFP
產(chǎn)品變化通告： Package Change 30/Jun/2010
標(biāo)準(zhǔn)包裝： 24
系列： MAX® 7000
可編程類型： 系統(tǒng)內(nèi)可編程
最大延遲時(shí)間 tpd(1)： 7.5ns
電壓電源 - 內(nèi)部： 4.75 V ~ 5.25 V
邏輯元件/邏輯塊數(shù)目： 16
宏單元數(shù)： 256
門數(shù)： 5000
輸入/輸出數(shù)： 164
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 208-BFQFP 裸露焊盤
供應(yīng)商設(shè)備封裝： 208-RQFP（28x28）
包裝： 托盤
其它名稱： 544-2069
EPM7256SRC208-7-ND
Altera Corporation
49
MAX 7000 Programmable Logic Device Family Data Sheet
tAH
Array clock hold time
1.8
3.0
4.0
ns
tACO1
Array clock to output delay
C1 = 35 pF
7.8
10.0
15.0
ns
tACH
Array clock high time
3.0
4.0
6.0
ns
tACL
Array clock low time
3.0
4.0
6.0
ns
tCPPW
Minimum pulse width for clear
and preset
3.0
4.0
6.0
ns
tODH
Output data hold time after
clock
C1 = 35 pF (3)
1.0
ns
tCNT
Minimum global clock period
8.0
10.0
13.0
ns
fCNT
Maximum internal global clock
frequency
125.0
100.0
76.9
MHz
tACNT
Minimum array clock period
8.0
10.0
13.0
ns
fACNT
Maximum internal array clock
frequency
125.0
100.0
76.9
MHz
fMAX
Maximum clock frequency
166.7
125.0
100.0
MHz
Table 36. EPM7192S Internal Timing Parameters (Part 1 of 2)
Symbol
Parameter
Conditions
Speed Grade
Unit
-7
-10
-15
Min
Max
Min
Max
Min
Max
tIN
Input pad and buffer delay
0.3
0.5
2.0
ns
tIO
I/O input pad and buffer delay
0.3
0.5
2.0
ns
tFIN
Fast input delay
3.2
1.0
2.0
ns
tSEXP
Shared expander delay
4.2
5.0
8.0
ns
tPEXP
Parallel expander delay
1.2
0.8
1.0
ns
tLAD
Logic array delay
3.1
5.0
6.0
ns
tLAC
Logic control array delay
3.1
5.0
6.0
ns
tIOE
Internal output enable delay
0.9
2.0
3.0
ns
tOD1
Output buffer and pad delay
C1 = 35 pF
0.5
1.5
4.0
ns
tOD2
Output buffer and pad delay
C1 = 35 pF (6)
1.0
2.0
5.0
ns
tOD3
Output buffer and pad delay
C1 = 35 pF
5.5
7.0
ns
tZX1
Output buffer enable delay
C1 = 35 pF
4.0
5.0
6.0
ns
tZX2
Output buffer enable delay
C1 = 35 pF (6)
4.5
5.5
7.0
ns
tZX3
Output buffer enable delay
C1 = 35 pF
9.0
10.0
ns
tXZ
Output buffer disable delay
C1 = 5 pF
4.0
5.0
6.0
ns
tSU
Register setup time
1.1
2.0
4.0
ns
Table 35. EPM7192S External Timing Parameters (Part 2 of 2)
Note (1)
Symbol
Parameter
Conditions
Speed Grade
Unit
-7
-10
-15
Min
Max
Min
Max
Min
Max
相關(guān)PDF資料
PDF描述
ADT6501SRJZP105RL7 IC TEMP SENSOR MICROPWR SOT23-5
GPMP600-24 POWER SUPPLY 24V 600 WATT MED
GEM06DTKD CONN EDGECARD 12POS DIP .156 SLD
747843-6 CONN D-SUB PLUG R/A 37POS PCB AU
TAJT685M006SNJ CAP TANT 6.8UF 6.3V 20% 1210
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
EPM7256SRC208-7N 功能描述:CPLD - 復(fù)雜可編程邏輯器件 CPLD - MAX 7000 256 Macro 164 IOs RoHS:否 制造商:Lattice 系列: 存儲(chǔ)類型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
EPM7256SRI208-10 功能描述:CPLD - 復(fù)雜可編程邏輯器件 CPLD - MAX 7000 256 Macro 164 IOs RoHS:否 制造商:Lattice 系列: 存儲(chǔ)類型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
EPM7256SRI208-10N 功能描述:CPLD - 復(fù)雜可編程邏輯器件 CPLD - MAX 7000 256 Macro 164 IOs RoHS:否 制造商:Lattice 系列: 存儲(chǔ)類型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
EPM7256WC208-20 制造商:未知廠家 制造商全稱:未知廠家 功能描述:UV-Erasable/OTP Complex PLD
EPM7256WC208-25 制造商:未知廠家 制造商全稱:未知廠家 功能描述:UV-Erasable/OTP Complex PLD
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