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參數資料
| 型號： | EPM7128AETI100-7N |
| 廠商： | Altera |
| 文件頁數： | 28/64頁 |
| 文件大小： | 0K |
| 描述： | IC MAX 7000 CPLD 128 100-TQFP |
| 產品變化通告： | Bond Wire Change 4/Sept/2008 |
| 標準包裝： | 270 |
| 系列： | MAX® 7000A |
| 可編程類型： | 系統(tǒng)內可編程 |
| 最大延遲時間 tpd(1)： | 7.5ns |
| 電壓電源 - 內部： | 3 V ~ 3.6 V |
| 邏輯元件/邏輯塊數目： | 8 |
| 宏單元數： | 128 |
| 門數： | 2500 |
| 輸入/輸出數： | 84 |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 100-TQFP |
| 供應商設備封裝： | 100-TQFP（14x14） |
| 包裝： | 托盤 |
| 其它名稱： | 544-2031 EPM7128AETI100-7N-ND |
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34
Altera Corporation
MAX 7000A Programmable Logic Device Data Sheet
EPM7256AE, EPM7512AE, EPM7128A, and EPM7256A timing
information.
Table 17. EPM7032AE External Timing Parameters
Symbol
Parameter
Conditions
Speed Grade
Unit
-4
-7
-10
Min
Max
Min
Max
Min
Max
tPD1
Input to non-registered
output
C1 = 35 pF (2)
4.5
7.5
10
ns
tPD2
I/O input to non-registered
output
C1 = 35 pF (2)
4.5
7.5
10
ns
tSU
Global clock setup time
2.9
4.7
6.3
ns
tH
Global clock hold time
0.0
ns
tFSU
Global clock setup time of
fast input
2.5
3.0
ns
tFH
Global clock hold time of
fast input
0.0
ns
tCO1
Global clock to output delay C1 = 35 pF
1.0
3.0
1.0
5.0
1.0
6.7
ns
tCH
Global clock high time
2.0
3.0
4.0
ns
tCL
Global clock low time
2.0
3.0
4.0
ns
tASU
Array clock setup time
1.6
2.5
3.6
ns
tAH
Array clock hold time
0.3
0.5
ns
tACO1
Array clock to output delay
C1 = 35 pF (2)
1.04.3
1.07.2
1.0
9.4
ns
tACH
Array clock high time
2.0
3.0
4.0
ns
tACL
Array clock low time
2.0
3.0
4.0
ns
tCPPW
Minimum pulse width for
clear and preset
2.0
3.0
4.0
ns
tCNT
Minimum global clock
period
4.4
7.2
9.7
ns
fCNT
Maximum internal global
clock frequency
227.3
138.9
103.1
MHz
tACNT
Minimum array clock period (2)
4.4
7.2
9.7
ns
fACNT
Maximum internal array
clock frequency
227.3
138.9
103.1
MHz
相關PDF資料 |
PDF描述 |
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