參數(shù)資料
型號(hào)： EPM7128AEFC100-10
廠商： Altera
文件頁數(shù)： 48/64頁
文件大?。?/td> 0K
描述： IC MAX 7000 CPLD 128 100-FBGA
標(biāo)準(zhǔn)包裝： 176
系列： MAX® 7000A
可編程類型： 系統(tǒng)內(nèi)可編程
最大延遲時(shí)間 tpd(1)： 10.0ns
電壓電源 - 內(nèi)部： 3 V ~ 3.6 V
邏輯元件/邏輯塊數(shù)目： 8
宏單元數(shù)： 128
門數(shù)： 2500
輸入/輸出數(shù)： 84
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 100-LBGA
供應(yīng)商設(shè)備封裝： 100-FBGA（11x11）
包裝： 托盤
其它名稱： 544-2025
EPM7128AEFC100-10-ND
52
Altera Corporation
MAX 7000A Programmable Logic Device Data Sheet
Table 29. EPM7256A External Timing Parameters
Symbol
Parameter
Conditions
Speed Grade
Unit
-6
-7
-10
-12
Min
Max
Min
Max
Min
Max
Min
Max
tPD1
Input to non-registered
output
C1 = 35 pF
6.0
7.5
10.0
12.0
ns
tPD2
I/O input to non-
registered output
C1 = 35 pF
6.0
7.5
10.0
12.0
ns
tSU
Global clock setup time
3.7
4.6
6.2
7.4
ns
tH
Global clock hold time
0.0
ns
tFSU
Global clock setup time
of fast input
2.5
3.0
ns
tFH
Global clock hold time of
fast input
0.0
ns
tCO1
Global clock to output
delay
C1 = 35 pF
1.0
3.3
1.0
4.2
1.0
5.5
1.0
6.6
ns
tCH
Global clock high time
3.0
4.0
ns
tCL
Global clock low time
3.0
4.0
ns
tASU
Array clock setup time
0.8
1.0
1.4
1.6
ns
tAH
Array clock hold time
1.9
2.7
4.0
5.1
ns
tACO1
Array clock to output
delay
C1 = 35 pF
1.0
6.2
1.0
7.8
1.0
10.3
1.0
12.4
ns
tACH
Array clock high time
3.0
4.0
ns
tACL
Array clock low time
3.0
4.0
ns
tCPPW
Minimum pulse width for
clear and preset
3.0
4.0
ns
tCNT
Minimum global clock
period
6.4
8.0
10.7
12.8
ns
fCNT
Maximum internal global
clock frequency
156.3
125.0
93.5
78.1
MHz
tACNT
Minimum array clock
period
6.4
8.0
10.7
12.8
ns
fACNT
Maximum internal array
clock frequency
156.3
125.0
93.5
78.1
MHz
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PDF描述
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