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    參數(shù)資料
    型號(hào)： EPM7064LC84-7
    廠(chǎng)商： Altera
    文件頁(yè)數(shù)： 26/66頁(yè)
    文件大?。?/td> 0K
    描述： IC MAX 7000 CPLD 64 84-PLCC
    標(biāo)準(zhǔn)包裝： 75
    系列： MAX® 7000
    可編程類(lèi)型： 系統(tǒng)內(nèi)可編程
    最大延遲時(shí)間 tpd(1)： 7.5ns
    電壓電源 - 內(nèi)部： 4.75 V ~ 5.25 V
    邏輯元件/邏輯塊數(shù)目： 4
    宏單元數(shù)： 64
    門(mén)數(shù)： 1250
    輸入/輸出數(shù)： 68
    工作溫度： 0°C ~ 70°C
    安裝類(lèi)型： 表面貼裝
    封裝/外殼： 84-LCC（J 形引線(xiàn)）
    供應(yīng)商設(shè)備封裝： 84-PLCC（29.31x29.31）
    包裝： 管件
    其它名稱(chēng)： 544-2306-5
    32
    Altera Corporation
    MAX 7000 Programmable Logic Device Family Data Sheet
    Table 20. MAX 7000 & MAX 7000E Internal Timing Parameters
    Symbol
    Parameter
    Conditions
    Speed Grade -6
    Speed Grade -7
    Unit
    Min
    Max
    Min
    Max
    tIN
    Input pad and buffer delay
    0.4
    0.5
    ns
    tIO
    I/O input pad and buffer delay
    0.4
    0.5
    ns
    tFIN
    Fast input delay
    0.8
    1.0
    ns
    tSEXP
    Shared expander delay
    3.5
    4.0
    ns
    tPEXP
    Parallel expander delay
    0.8
    ns
    tLAD
    Logic array delay
    2.0
    3.0
    ns
    tLAC
    Logic control array delay
    2.0
    3.0
    ns
    tIOE
    Internal output enable delay
    2.0
    ns
    tOD1
    Output buffer and pad delay
    Slow slew rate = off, VCCIO = 5.0 V
    C1 = 35 pF
    2.0
    ns
    tOD2
    Output buffer and pad delay
    Slow slew rate = off, VCCIO = 3.3 V
    C1 = 35 pF (7)
    2.5
    ns
    tOD3
    Output buffer and pad delay
    Slow slew rate = on,
    VCCIO = 5.0 V or 3.3 V
    C1 = 35 pF (2)
    7.0
    ns
    tZX1
    Output buffer enable delay
    Slow slew rate = off, VCCIO = 5.0 V
    C1 = 35 pF
    4.0
    ns
    tZX2
    Output buffer enable delay
    Slow slew rate = off, VCCIO = 3.3 V
    C1 = 35 pF (7)
    4.5
    ns
    tZX3
    Output buffer enable delay
    Slow slew rate = on
    VCCIO = 5.0 V or 3.3 V
    C1 = 35 pF (2)
    9.0
    ns
    tXZ
    Output buffer disable delay
    C1 = 5 pF
    4.0
    ns
    tSU
    Register setup time
    3.0
    ns
    tH
    Register hold time
    1.5
    2.0
    ns
    tFSU
    Register setup time of fast input
    2.5
    3.0
    ns
    tFH
    Register hold time of fast input
    0.5
    ns
    tRD
    Register delay
    0.8
    1.0
    ns
    tCOMB
    Combinatorial delay
    0.8
    1.0
    ns
    tIC
    Array clock delay
    2.5
    3.0
    ns
    tEN
    Register enable time
    2.0
    3.0
    ns
    tGLOB
    Global control delay
    0.8
    1.0
    ns
    tPRE
    Register preset time
    2.0
    ns
    tCLR
    Register clear time
    2.0
    ns
    tPIA
    PIA delay
    0.8
    1.0
    ns
    tLPA
    Low-power adder
    10.0
    ns
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