參數(shù)資料
型號： EPM3512AFI256-10N
廠商： Altera
文件頁數(shù)： 19/46頁
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描述： IC MAX 3000A CPLD 512 256-FBGA
標(biāo)準包裝： 90
系列： MAX® 3000A
可編程類型： 系統(tǒng)內(nèi)可編程
最大延遲時間 tpd(1)： 10.0ns
電壓電源 - 內(nèi)部： 3 V ~ 3.6 V
邏輯元件/邏輯塊數(shù)目： 32
宏單元數(shù)： 512
門數(shù)： 10000
輸入/輸出數(shù)： 208
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 256-BGA
供應(yīng)商設(shè)備封裝： 256-FBGA（17x17）
包裝： 托盤
26
Altera Corporation
MAX 3000A Programmable Logic Device Family Data Sheet
Timing Model
MAX 3000A device timing can be analyzed with the Altera software, with
a variety of popular industry–standard EDA simulators and timing
analyzers, or with the timing model shown in Figure 10. MAX 3000A
devices have predictable internal delays that enable the designer to
determine the worst–case timing of any design. The software provides
timing simulation, point–to–point delay prediction, and detailed timing
analysis for device–wide performance evaluation.
Figure 10. MAX 3000A Timing Model
The timing characteristics of any signal path can be derived from the
timing model and parameters of a particular device. External timing
parameters, which represent pin–to–pin timing delays, can be calculated
as the sum of internal parameters. Figure 11 shows the timing relationship
between internal and external delay parameters.
Logic Array
Delay
t LAD
Output
Delay
t OD3
t OD2
t OD1
t XZ
Z
t X1
t ZX2
t ZX3
Input
Delay
t IN
Register
Delay
t SU
t H
t PRE
t CLR
t RD
t COMB
PIA
Delay
t PIA
Shared
Expander Delay
t SEXP
Register
Control Delay
t LAC
t IC
t EN
I/O
Delay
tIO
Global Control
Delay
t GLOB
Internal Output
Enable Delay
t IOE
Parallel
Expander Delay
t PEXP
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PDF描述
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