參數(shù)資料
型號(hào)： EPM3032ATC44-10
文件頁數(shù)： 15/53頁
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代理商： EPM3032ATC44-10
22
Altera Corporation
MAX 3000A Programmable Logic Device Family Data Sheet
Timing Model
MAX 3000A device timing can be analyzed with the MAX+PLUS II
software, with a variety of popular industry-standard EDA simulators
and timing analyzers, or with the timing model shown in Figure 10.
MAX 3000A devices have predictable internal delays that enable the
designer to determine the worst-case timing of any design. The software
provides timing simulation, point-to-point delay prediction, and detailed
timing analysis for device-wide performance evaluation.
Figure 10. MAX 3000A Timing Model
The timing characteristics of any signal path can be derived from the
timing model and parameters of a particular device. External timing
parameters, which represent pin-to-pin timing delays, can be calculated
as the sum of internal parameters. Figure 11 shows the timing relationship
between internal and external delay parameters.
Logic Array
Delay
t LAD
Output
Delay
t OD3
t OD2
t OD1
t XZ
Z
t X1
t ZX2
t ZX3
Input
Delay
t IN
Register
Delay
t SU
t H
t PRE
t CLR
t RD
t COMB
PIA
Delay
t PIA
Shared
Expander Delay
t SEXP
Register
Control Delay
t LAC
t IC
t EN
I/O
Delay
tIO
Global Control
Delay
t GLOB
Internal Output
Enable Delay
t IOE
Parallel
Expander Delay
t PEXP
相關(guān)PDF資料
PDF描述
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EPM3128ATC100-5 Electrically-Erasable Complex PLD
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參數(shù)描述
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