參數(shù)資料
型號(hào)： EPF6016AQC208-3N
廠商： Altera
文件頁(yè)數(shù)： 17/52頁(yè)
文件大?。?/td> 0K
描述： IC FLEX 6000 FPGA 16K 208-PQFP
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
標(biāo)準(zhǔn)包裝： 144
系列： FLEX 6000
LAB/CLB數(shù)： 132
邏輯元件/單元數(shù)： 1320
輸入/輸出數(shù)： 171
門(mén)數(shù)： 16000
電源電壓： 3 V ~ 3.6 V
安裝類(lèi)型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 208-BFQFP
供應(yīng)商設(shè)備封裝： 208-PQFP（28x28）
產(chǎn)品目錄頁(yè)面： 602 (CN2011-ZH PDF)
其它名稱(chēng)： 544-1951
EPF6016AQC208-3N-ND
24
Altera Corporation
FLEX 6000 Programmable Logic Device Family Data Sheet
Each IOE drives a row or column interconnect when used as an input or
bidirectional pin. A row IOE can drive up to six row lines; a column IOE
can drive up to two column lines. The input path from the I/O pad to the
FastTrack Interconnect has a programmable delay element that can be
used to guarantee a zero hold time. Depending on the placement of the
IOE relative to what it is driving, the designer may choose to turn on the
programmable delay to ensure a zero hold time. Figure 13 shows how an
IOE connects to a row interconnect, and Figure 14 shows how an IOE
connects to a column interconnect.
Figure 13. IOE Connection to Row Interconnect
Row Interconnect
Any LE can drive
a pin through the
row and local
interconnect.
FastFLEX I/O: An LE can drive a pin through the
local interconnect for faster clock-to-output times.
IOE
Up to 10 IOEs are on either
side of a row. Each IOE can
drive up to six row
channels, and each IOE data
and OE signal is driven by
the local interconnect.
LAB
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