參數(shù)資料
型號： EP4SE230F29C3N
廠商： Altera
文件頁數(shù)： 65/82頁
文件大小： 0K
描述： IC STRATIX IV E 230K 780FBGA
產(chǎn)品培訓(xùn)模塊： Stratix IV FPGAs
Three Reasons to Use FPGA's in Industrial Designs
特色產(chǎn)品： Stratix? IV Series FPGAs
標(biāo)準(zhǔn)包裝： 3
系列： STRATIX® IV E
LAB/CLB數(shù)： 9120
邏輯元件/單元數(shù)： 228000
RAM 位總計： 17544192
輸入/輸出數(shù)： 488
電源電壓： 0.87 V ~ 0.93 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 780-BBGA
供應(yīng)商設(shè)備封裝： 780-FBGA（29x29）
其它名稱： 544-2635
1–60
Chapter 1: DC and Switching Characteristics for Stratix IV Devices
Switching Characteristics
Stratix IV Device Handbook
March 2014
Altera Corporation
Volume 4: Device Datasheet and Addendum
Table 1–47 lists the DQS phase offset delay per stage for Stratix IV devices.
Table 1–48 lists the DQS phase shift error for Stratix IV devices.
4
240-350
240-320
240-290
30°, 60°, 90°, 120°
High
12
5
290-430
290-380
290-360
36°, 72°, 108°, 144°
High
10
6
360-540
360-450
45°, 90°, 135°, 180°
High
8
7
470-700
470-630
470-590
60°, 120°, 180°, 240°
High
6
Note to Table 1–46:
(1) Low indicates a 6-bit DQS delay setting; high indicates a 5-bit DQS delay setting.
Table 1–46. DLL Frequency Range Specifications for Stratix IV Devices (Part 2 of 2)
Frequency
Mode
Frequency Range (MHz)
Available Phase Shift
DQS Delay Buffer
Mode (1)
Number of
Delay
Chains
–2/–2×
Speed Grade
–3
Speed Grade
–4
Speed Grade
Table 1–47. DQS Phase Offset Delay Per Setting for Stratix IV Devices (1), (2), (3)
Speed Grade
Min
Max
Unit
–2/–2×
7
13
ps
–3
7
15
ps
–4
7
16
ps
Notes to Table 1–47:
(1) The valid settings for phase offset are -64 to +63 for frequency modes 0 to 3 and -32 to +31 for frequency modes
4 to 6.
(2) The typical value equals the average of the minimum and maximum values.
(3) The delay settings are linear, with a cumulative delay variation of 40 ps for all speed grades. For example, when
using a –2 speed grade and applying a 10 phase offset settings to a 90° phase shift at 400 MHz, the expected
average cumulative delay is [625 ps + (10 × 10.5 ps) ± 20 ps] = 730 ps ± 20 ps.
Table 1–48. DQS Phase Shift Error Specification for DLL-Delayed Clock (tDQS_PSERR) for Stratix IV
Devices (1)
Number of DQS Delay
Buffer
–2/–2X
Speed Grade
–3
Speed Grade
–4
Speed Grade
Unit
126
28
30
ps
252
56
60
ps
378
84
90
ps
4
104
112
120
ps
Note to Table 1–48:
(1) This error specification is the absolute maximum and minimum error. For example, skew on three DQS delay
buffers in a –2/–2x speed grade is ± 78 ps or ± 39 ps.
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