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2–90
Altera Corporation
Stratix II GX Device Handbook, Volume 2
October 2007
Receiver Modules
the alignment pattern has been detected on the LSByte of the current
word boundary. If the pattern exists on the MSByte, the rx_syncstatus
signal goes high.
Figure 2–68. Word Aligner Symbols Interacting in 10-Bit Manual Alignment Mode
Manual 16-Bit Alignment Mode
You can enable the 16-bit alignment mode in the double-width mode.
This mode aligns to the 16-bit alignment pattern you specified in the
MegaWizard.
The byte boundary is locked after the pattern detector detects the first
alignment pattern and then after the rising edge of the
rx_enapatternalign
port. If the byte boundary changes, the
rx_enapatternalign
port must be deasserted and reasserted to
enable the alignment circuit to search for and align to the next available
alignment pattern. On the rising edge of the rx_enapatternalign
signal, the word aligner locks onto the first alignment pattern detected. In
this scenario the rx_patterndetect signal is asserted to signify that
the alignment pattern has been aligned. The rx_syncstatus signal is
also asserted to signify that the word boundary has been synchronized.
Manual 20-bit Alignment Mode
In the 20-bit alignment mode, the pattern detector looks for the 20-bit
alignment pattern (K1K2) you specified in the MegaWizard in the
incoming data stream. The pattern detector checks the true and
complement of the pattern. For example, if you specified a /K28.5/ and
/K28.0/ (10'b0011111010, 10'b0011110100) pattern as the alignment
pattern, the byte boundary is set to the pattern boundary when
10'b0011111010 or 10'b1100000101 and 10'b0011110100 or 10'b1100001011
are detected in the incoming data. It is not necessary to enter the correct
disparity in the MegaWizard because the true and complement of each
code group is checked automatically by the pattern detector. Do not use
Dx.y codes as the alignment pattern in the 20-bit alignment mode.
rx_clkout
rx_enapatternalign
rx_patterndetect
rx_syncstatus
rx_datain[15..0]
111110000
0101111100
111110000
1000000101
0101111100
1111001010
n
n + 1
n + 2
n + 3
0101010101
相關PDF資料 |
PDF描述 |
|---|---|
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相關代理商/技術參數 |
參數描述 |
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| EP2SGX60CF780C3 | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II GX 3022 LABs 364 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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