參數(shù)資料
型號(hào)： EP2SGX30CF780C4
廠商： Altera
文件頁(yè)數(shù)： 112/1486頁(yè)
文件大?。?/td> 0K
描述： IC STRATIX II GX 30K 780-FBGA
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
標(biāo)準(zhǔn)包裝： 9
系列： Stratix® II GX
LAB/CLB數(shù)： 1694
邏輯元件/單元數(shù)： 33880
RAM 位總計(jì)： 1369728
輸入/輸出數(shù)： 361
電源電壓： 1.15 V ~ 1.25 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 70°C
封裝/外殼： 780-BBGA
供應(yīng)商設(shè)備封裝： 780-FBGA（29x29）
其它名稱： 544-1748
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Altera Corporation
7–83
October 2007
Stratix II GX Device Handbook, Volume 2
PLLs in Stratix II and Stratix II GX Devices
Figures 7–48 through 7–51 show the global and regional clock input and
output connections from the Stratix II fast PLLs.
Figure 7–48. Stratix II Center Fast PLLs, Clock Pin and Logic Array Signal
Connectivity to Global and Regional Clock Networks
Note to Figure 7–48:
(1)
The redundant connection dots facilitate stitching of the clock networks to support
the ability to drive two quadrants with the same clock.
(2)
The global or regional clocks in a fast PLL's quadrant can drive the fast PLL input.
The global or regional clock input can be driven by an output from another PLL, a
pin-driven dedicated global or regional clock, or through a clock control block,
provided the clock control block is fed by an output from another PLL or a
pin-driven dedicated global or regional clock. An internally generated global
signal cannot drive the PLL.
C0
C1
C2
C3
Fa
s
t
PLL
1
RCK0
RCK2
RCK1
R
CK3
GCK0
GCK2
GCK9
GCK11
GCK1
GCK3
GCK8
GCK10
RCK4
RCK6
RCK5
R
CK7
RCK17
RCK16
RCK18
RCK19
RCK21
RCK23
RCK20
R
CK22
C0
C1
C2
C3
Fa
s
t
PLL
2
Logic
Array
Signal
Input
To
Clock
Network
CLK0
CLK1
CLK2
CLK3
C0
C1
C2
C3
Fa
s
t
PLL
4
C0
C1
C2
C3
Fa
s
t
PLL
3
CLK11
CLK10
CLK9
CLK8
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