- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄4324 > EP2SGX130GF1508C5 (Altera)IC STRATIX II GX 130K 1508-FBGA PDF資料下載
參數(shù)資料
| 型號(hào)： | EP2SGX130GF1508C5 |
| 廠商： | Altera |
| 文件頁數(shù)： | 91/1486頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX II GX 130K 1508-FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標(biāo)準(zhǔn)包裝： | 7 |
| 系列： | Stratix® II GX |
| LAB/CLB數(shù)： | 6627 |
| 邏輯元件/單元數(shù)： | 132540 |
| RAM 位總計(jì)： | 6747840 |
| 輸入/輸出數(shù)： | 734 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 70°C |
| 封裝/外殼： | 1508-BBGA |
| 供應(yīng)商設(shè)備封裝： | 1508-FBGA（30x30） |
| 其它名稱： | 544-1739 |
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2–90
Altera Corporation
Stratix II GX Device Handbook, Volume 1
October 2007
PLLs and Clock Networks
generated global clocks and asynchronous clears, clock enables, or other
control signals with large fanout. Figure 2–61 shows the 12 dedicated CLK
pins driving global clock networks.
Figure 2–61. Global Clocking
Regional Clock Network
There are eight regional clock networks (RCLK[7..0]) in each quadrant
of the Stratix II GX device that are driven by the dedicated
CLK[15..12]
and CLK[7..0] input pins, by PLL outputs, or by internal
logic. The regional clock networks provide the lowest clock delay and
skew for logic contained in a single quadrant. The CLK pins
symmetrically drive the RCLK networks in a particular quadrant, as
shown in Figure 2–62.
Global Clock [15..0]
CLK[15..12]
CLK[3..0]
CLK[7..4]
Global Clock [15..0]
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