- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄4320 > EP2SGX130GF1508C4N (Altera)IC STRATIX II GX 130K 1508-FBGA PDF資料下載
參數(shù)資料
| 型號： | EP2SGX130GF1508C4N |
| 廠商： | Altera |
| 文件頁數(shù)： | 402/1486頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC STRATIX II GX 130K 1508-FBGA |
| 產(chǎn)品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 7 |
| 系列： | Stratix® II GX |
| LAB/CLB數(shù)： | 6627 |
| 邏輯元件/單元數(shù)： | 132540 |
| RAM 位總計： | 6747840 |
| 輸入/輸出數(shù)： | 734 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 1508-BBGA |
| 供應(yīng)商設(shè)備封裝： | 1508-FBGA（30x30） |
| 其它名稱： | 544-1925 EP2SGX130GF1508C4N-ND |
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2–118
Altera Corporation
Stratix II GX Device Handbook, Volume 1
October 2007
I/O Structure
A path in which a pin directly drives a register can require the delay to
ensure zero hold time, whereas a path in which a pin drives a register
through combinational logic may not require the delay. Programmable
delays exist for decreasing input-pin-to-logic-array and IOE input
register delays. The Quartus II Compiler can program these delays to
automatically minimize setup time while providing a zero hold time.
Programmable delays can increase the register-to-pin delays for output
and/or output enable registers. Programmable delays are no longer
required to ensure zero hold times for logic array register-to-IOE register
transfers. The Quartus II Compiler can create the zero hold time for these
transfers. Table 2–30 shows the programmable delays for Stratix II GX
devices.
The IOE registers in Stratix II GX devices share the same source for clear
or preset. You can program preset or clear for each individual IOE. You
can also program the registers to power up high or low after
configuration is complete. If programmed to power up low, an
asynchronous clear can control the registers. If programmed to power up
high, an asynchronous preset can control the registers. This feature
prevents the inadvertent activation of another device’s active-low input
upon power-up. If one register in an IOE uses a preset or clear signal, all
registers in the IOE must use that same signal if they require preset or
clear. Additionally, a synchronous reset signal is available for the IOE
registers.
Double Data Rate I/O Pins
Stratix II GX devices have six registers in the IOE, which support DDR
interfacing by clocking data on both positive and negative clock edges.
The IOEs in Stratix II GX devices support DDR inputs, DDR outputs, and
bidirectional DDR modes. When using the IOE for DDR inputs, the two
input registers clock double rate input data on alternating edges. An
input latch is also used in the IOE for DDR input acquisition. The latch
holds the data that is present during the clock high times, allowing both
bits of data to be synchronous with the same clock edge (either rising or
falling). Figure 2–82 shows an IOE configured for DDR input. Figure 2–83
shows the DDR input timing diagram.
Table 2–30. Stratix II GX Programmable Delay Chain
Programmable Delays
Quartus II Logic Option
Input pin to logic array delay
Input delay from pin to internal cells
Input pin to input register delay
Input delay from pin to input register
Output pin delay
Delay from output register to output pin
Output enable register tCO delay
Delay to output enable pin
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