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參數(shù)資料
| 型號(hào)： | EP2S90F1508I4N |
| 廠商： | Altera |
| 文件頁數(shù)： | 147/768頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC STRATIX II FPGA 90K 1508-FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標(biāo)準(zhǔn)包裝： | 7 |
| 系列： | Stratix® II |
| LAB/CLB數(shù)： | 4548 |
| 邏輯元件/單元數(shù)： | 90960 |
| RAM 位總計(jì)： | 4520488 |
| 輸入/輸出數(shù)： | 902 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 1508-BBGA |
| 供應(yīng)商設(shè)備封裝： | 1508-FBGA（30x30） |
5–84
Altera Corporation
Stratix II Device Handbook, Volume 1
April 2011
Duty Cycle Distortion
1.8 V
150
265
85
ps
1.5-V LVCMOS
255
370
140
ps
SSTL-2 Class I
175
295
65
ps
SSTL-2 Class II
170
290
60
ps
SSTL-18 Class I
155
275
55
50
ps
SSTL-18 Class II
140
260
70
ps
1.8-V HSTL Class I
150
270
60
ps
1.8-V HSTL Class II
150
270
60
ps
1.5-V HSTL Class I
150
270
55
ps
1.5-V HSTL Class II
125
240
85
ps
1.2-V HSTL
240
360
155
ps
LVPECL
180
ps
Notes to Table 5–84:
(1)
Table 5–84 assumes the input clock has zero DCD.
(2)
The DCD specification is based on a no logic array noise condition.
Table 5–85. Maximum DCD for DDIO Output on Column I/O Pins Without PLL in the Clock Path for -4 & -5
Devices (Part 1 of 2)
DDIO Column Output I/O
Standard
Maximum DCD Based on I/O Standard of Input Feeding the DDIO
Clock Port (No PLL in the Clock Path)
Unit
TTL/CMOS
SSTL-2
SSTL/HSTL
3.3/2.5 V
1.8/1.5 V
2.5 V
1.8/1.5 V
3.3-V LVTTL
440
495
170
160
ps
3.3-V LVCMOS
390
450
120
110
ps
2.5 V
375
430
105
95
ps
1.8 V
325
385
90
100
ps
1.5-V LVCMOS
430
490
160
155
ps
SSTL-2 Class I
355
410
85
75
ps
SSTL-2 Class II
350
405
80
70
ps
Table 5–84. Maximum DCD for DDIO Output on Column I/O Pins Without PLL in the Clock Path for -3
Devices (Part 2 of 2)
Notes (1), (2)
DDIO Column Output I/O
Standard
Maximum DCD Based on I/O Standard of Input Feeding the DDIO
Clock Port (No PLL in the Clock Path)
Unit
TTL/CMOS
SSTL-2
SSTL/HSTL
1.2-V
HSTL
3.3/2.5 V
1.8/1.5 V
2.5 V
1.8/1.5 V
1.2 V
相關(guān)PDF資料 |
PDF描述 |
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