參數(shù)資料
型號： EP2S90F1508C5N
廠商： Altera
文件頁數(shù)： 4/768頁
文件大小： 0K
描述： IC STRATIX II FPGA 90K 1508-FBGA
產(chǎn)品培訓模塊： Three Reasons to Use FPGA's in Industrial Designs
標準包裝： 7
系列： Stratix® II
LAB/CLB數(shù)： 4548
邏輯元件/單元數(shù)： 90960
RAM 位總計： 4520488
輸入/輸出數(shù)： 902
電源電壓： 1.15 V ~ 1.25 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 1508-BBGA
供應商設備封裝： 1508-FBGA（30x30）
其它名稱： 544-1922
EP2S90F1508C5N-ND
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Altera Corporation
2–83
May 2007
Stratix II Device Handbook, Volume 1
Stratix II Architecture
Figure 2–56. DQS Phase-Shift Circuitry
(1)
There are up to 18 pairs of DQS and DQSn pins available on the top or the bottom of the Stratix II device. There are
up to 10 pairs on the right side and 8 pairs on the left side of the DQS phase-shift circuitry.
(2)
The
Δt module represents the DQS logic block.
(3)
Clock pins CLK[15..12]p feed the phase-shift circuitry on the top of the device and clock pins CLK[7..4]p feed
the phase circuitry on the bottom of the device. You can also use a PLL clock output as a reference clock to the phase-
shift circuitry.
(4)
You can only use PLL 5 to feed the DQS phase-shift circuitry on the top of the device and PLL 6 to feed the DQS
phase-shift circuitry on the bottom of the device.
These dedicated circuits combined with enhanced PLL clocking and
phase-shift ability provide a complete hardware solution for interfacing
to high-speed memory.
f
For more information on external memory interfaces, refer to the
External Memory Interfaces in Stratix II & Stratix II GX Devices chapter in
volume 2 of the Stratix II Device Handbook or the Stratix II GX Device
Handbook.
Programmable Drive Strength
The output buffer for each Stratix II device I/O pin has a programmable
drive strength control for certain I/O standards. The LVTTL, LVCMOS,
SSTL, and HSTL standards have several levels of drive strength that the
user can control. The default setting used in the Quartus II software is the
maximum current strength setting that is used to achieve maximum I/O
performance. For all I/O standards, the minimum setting is the lowest
drive strength that guarantees the IOH/IOL of the standard. Using
minimum settings provides signal slew rate control to reduce system
noise and signal overshoot.
DQS
Pin
DQSn
Pin
DQSn
Pin
DQS
Pin
DQS
Pin
DQSn
Pin
DQS
Pin
DQSn
Pin
From PLL 5 (3)
CLK[15..12]p (2)
to IOE
Δt
to IOE
DQS
Phase-Shift
Circuitry
Δt
DQS Logic
Blocks
相關PDF資料
PDF描述
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11LC160-I/SN IC EEPROM 16KBIT 100KHZ 8SOIC
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