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參數(shù)資料
| 型號： | EP2S60F1020I4 |
| 廠商： | Altera |
| 文件頁數(shù)： | 239/768頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC STRATIX II FPGA 60K 1020-FBGA |
| 產(chǎn)品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 6 |
| 系列： | Stratix® II |
| LAB/CLB數(shù)： | 3022 |
| 邏輯元件/單元數(shù)： | 60440 |
| RAM 位總計： | 2544192 |
| 輸入/輸出數(shù)： | 718 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 1020-BBGA |
| 供應商設備封裝： | 1020-FBGA（33x33） |
| 配用： | 544-1700-ND - DSP KIT W/STRATIX II EP2S60N 544-1697-ND - NIOS II KIT W/STRATIX II EP2S60N |
| 其它名稱： | 544-1903 EP2S60F1020I4-ND |
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Altera Corporation
1–49
July 2009
Stratix II Device Handbook, Volume 2
PLLs in Stratix II and Stratix II GX Devices
Figure 1–30. Effect of High Bandwidth on Clock Switchover
Implementation
Traditionally, external components such as the VCO or loop filter control
a PLL’s bandwidth. Most loop filters are made up of passive components
such as resistors and capacitors that take up unnecessary board space and
increase cost. With Stratix II and Stratix II GX PLLs, all the components
are contained within the device to increase performance and decrease
cost.
Stratix II and Stratix II GX device PLLs implement reconfigurable
bandwidth by giving you control of the charge pump current and loop
The Stratix II and Stratix II GX device enhanced PLL bandwidth ranges
from 130 kHz to 16.9 MHz. The Stratix II and Stratix II GX device fast PLL
bandwidth ranges from 1.16 to 28 MHz.
0
125
130
135
140
145
150
155
160
2
4
6
8
10
12
14
16
18
20
Time (
μs)
Frequency (MHz)
Initial Lock
Input Clock Stops
Re-lock
Switchover
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