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參數(shù)資料
| 型號： | EP2S60F1020C3 |
| 廠商： | Altera |
| 文件頁數(shù)： | 36/768頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC STRATIX II FPGA 60K 1020-FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標(biāo)準(zhǔn)包裝： | 6 |
| 系列： | Stratix® II |
| LAB/CLB數(shù)： | 3022 |
| 邏輯元件/單元數(shù)： | 60440 |
| RAM 位總計： | 2544192 |
| 輸入/輸出數(shù)： | 718 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 1020-BBGA |
| 供應(yīng)商設(shè)備封裝： | 1020-FBGA（33x33） |
| 配用： | 544-1700-ND - DSP KIT W/STRATIX II EP2S60N 544-1697-ND - NIOS II KIT W/STRATIX II EP2S60N |
| 其它名稱： | 544-1130 EP2S60F1020C3ES |
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3–6
Altera Corporation
Stratix II Device Handbook, Volume 1
May 2007
Configuration
The PLL_ENA pin and the configuration input pins (Table 3–4) have a
dual buffer design: a 3.3-V/2.5-V input buffer and a 1.8-V/1.5-V input
buffer. The VCCSEL input pin selects which input buffer is used. The 3.3-
V/2.5-V input buffer is powered by VCCPD, while the 1.8-V/1.5-V input
VCCSEL
is sampled during power-up. Therefore, the VCCSEL setting
cannot change on the fly or during a reconfiguration. The VCCSEL input
buffer is powered by VCCINT and must be hardwired to VCCPD or ground.
A logic high VCCSEL connection selects the 1.8-V/1.5-V input buffer, and
a logic low selects the 3.3-V/2.5-V input buffer. VCCSEL should be set to
comply with the logic levels driven out of the configuration device or
MAX II/microprocessor.
If you need to support configuration input voltages of 3.3 V/2.5 V, you
should set the VCCSEL to a logic low; you can set the VCCIO of the I/O
bank that contains the configuration inputs to any supported voltage. If
Table 3–4. Pins Affected by the Voltage Level at VCCSEL
Pin
VCCSEL = LOW (connected
to GND)
VCCSEL = HIGH (connected
to VCCPD)
nSTATUS
(when
used as an input)
3.3/2.5-V input buffer is
selected. Input buffer is
powered by VCCPD.
1.8/1.5-V input buffer is
selected. Input buffer is
powered by VCCIO of the I/O
bank.
nCONFIG
CONF_DONE
(when used as an
input)
DATA[7..0]
nCE
DCLK
(when used
as an input)
CS
nWS
nRS
nCS
CLKUSR
DEV_OE
DEV_CLRn
RUnLU
PLL_ENA
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