參數(shù)資料
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Altera Corporation
7–3
January 2008
Stratix II Device Handbook, Volume 2
Configuring Stratix II and Stratix II GX Devices
Stratix II and Stratix II GX devices offer design security, decompression,
and remote system upgrade features. Design security using configuration
bitstream encryption is available in Stratix II and Stratix II GX devices,
which protects your designs. Stratix II and Stratix II GX devices can
receive a compressed configuration bit stream and decompress this data
in real-time, reducing storage requirements and configuration time. You
can make real-time system upgrades from remote locations of your
Stratix II and Stratix II GX designs with the remote system upgrade
feature.
Table 7–2 and Table 7–3 show the uncompressed configuration file sizes
for Stratix II and Stratix II GX devices, respectively.
Notes to Table 7–1:
(1)
These schemes require that you drive the RUnLU pin to specify either remote update or local update. For more
information about remote system upgrades in Stratix II devices, refer to the Remote System Upgrades With Stratix II
& Stratix II GX Devices chapter in volume 2 of the Stratix II Device Handbook or the Remote System Upgrades With
Stratix II & Stratix II GX Devices chapter in volume 2 of the Stratix II GX Device Handbook.
(2)
Only the EPCS16 and EPCS64 devices support up to a 40 MHz DCLK. Other EPCS devices support up to a 20 MHz
DCLK
information.
(3)
These modes are only supported when using a MAX II device or a microprocessor with flash memory for
configuration. In these modes, the host system must output a DCLK that is 4× the data rate.
(4)
Do not leave the MSEL pins floating. Connect them to
VCCPD or ground. These pins support the non-JTAG
configuration scheme used in production. If only JTAG configuration is used, you should connect the MSEL pins to
ground.
(5)
JTAG-based configuration takes precedence over other configuration schemes, which means MSEL pin settings are
ignored.
Table 7–1. Stratix II and Stratix II GX Configuration Schemes (Part 2 of 2)
Configuration Scheme
MSEL3
MSEL2
MSEL1
MSEL0
Table 7–2. Stratix II Uncompressed .rbf Sizes
Device
Data Size (Bits)
Data Size (MBytes)
EP2S15
4,721,544
0.590
EP2S30
9,640,672
1.205
EP2S60
16,951,824
2.119
EP2S90
25,699,104
3.212
EP2S130
37,325,760
4.666
EP2S180
49,814,760
6.227
Notes to Table 7–2
:
(1)
These values are final.
(2)
.rbf
: Raw Binary File.
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PDF描述
EP2S180F1020C3N IC STRATIX II FPGA 180K 1020FBGA
93C46B-E/P IC EEPROM 1KBIT 2MHZ 8DIP
24LC32AT/SN IC EEPROM 32KBIT 400KHZ 8SOIC
24AA16/P IC EEPROM 16KBIT 400KHZ 8DIP
24LC32AT-I/SN IC EEPROM 32KBIT 400KHZ 8SOIC
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參數(shù)描述
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EP2S180F1508C3N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II 8970 LABs 1170 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2S180F1508C4 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II 8970 LABs 1170 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2S180F1508C4N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II 8970 LABs 1170 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2S180F1508C5 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II 8970 LABs 1170 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
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