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參數(shù)資料
| 型號： | EP2S130F1020C3 |
| 廠商： | Altera |
| 文件頁數(shù)： | 325/768頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC STRATIX II FPGA 130K 1020FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標(biāo)準(zhǔn)包裝： | 6 |
| 系列： | Stratix® II |
| LAB/CLB數(shù)： | 6627 |
| 邏輯元件/單元數(shù)： | 132540 |
| RAM 位總計： | 6747840 |
| 輸入/輸出數(shù)： | 742 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 1020-BBGA |
| 供應(yīng)商設(shè)備封裝： | 1020-FBGA（33x33） |
| 其它名稱： | 544-2158 |
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Altera Corporation
2–31
January 2008
Stratix II Device Handbook, Volume 2
TriMatrix Embedded Memory Blocks in Stratix II and Stratix II GX Devices
Figure 2–19. Stratix II and Stratix II GX Single-Clock Mode in Single-Port Mode
Notes to Figure 2–19:
(1)
Violating the setup or hold time on the memory block address registers could corrupt the memory contents. This
applies to both read and write operations.
(2)
Refer to the Stratix II Device Family Data Sheet (volume 1) of the Stratix II Device Handbook or the Stratix II GX Device
Family Data Sheet (volume 1) of the Stratix II GX Device Handbook for more information on the MultiTrack
interconnect.
Designing With
TriMatrix
Memory
When instantiating TriMatrix memory, it is important to understand the
features that set it apart from other memory architectures. The following
sections describe the unique attributes and functionality of TriMatrix
memory.
Selecting TriMatrix Memory Blocks
The Quartus II software automatically partitions user-defined memory
into embedded memory blocks using the most efficient size
combinations. The memory can also be manually assigned to a specific
block size or a mixture of block sizes. Table 2–1 on page 2–2 is a guide for
selecting a TriMatrix memory block size based on supported features.
6
D
ENA
Q
D
ENA
Q
D
ENA
Q
D
ENA
Q
data[ ]
address[ ]
Memory Block
256 16
512 8
1,024 4
2,048 2
4,096 1
Data In
Address
Write Enable
Data Out
enable
clock
wren
6 LAB Row
Clocks
To MultiTrack
Interconnect (2)
D
ENA
Q
byteena[ ]
Byte Enable
Write
Pulse
Generator
addressstall
Address
Clock Enable
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