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    參數(shù)資料
    

    


    


    
型號(hào)：
EP2AGX95EF29C6N

    

    
廠(chǎng)商：
Altera

    

    
文件頁(yè)數(shù)：
59/90頁(yè)

    

    
文件大?。?/td>
0K

    

    
描述：
IC ARRIA II GX FPGA 95K 780FBGA

    

    
產(chǎn)品培訓(xùn)模塊：
Three Reasons to Use FPGA's in Industrial Designs
    		

    

    
標(biāo)準(zhǔn)包裝：
4

    

    
系列：
Arria II GX

    

    
LAB/CLB數(shù)：
3747
    		

    

    
邏輯元件/單元數(shù)：
89178
    		

    

    
RAM 位總計(jì)：
6839296
    		

    

    
輸入/輸出數(shù)：
372
    		

    

    
電源電壓：
0.87 V ~ 0.93 V
    		

    

    
安裝類(lèi)型：
表面貼裝
    		

    

    
工作溫度：
0°C ~ 85°C
    		

    

    
封裝/外殼：
780-BBGA
    		

    

    
供應(yīng)商設(shè)備封裝：
780-FBGA（29x29）
    		

    

    

    

	
    
    
    

    
    
	
    1–54
    Chapter 1: Device Datasheet for Arria II Devices
    Switching Characteristics
    December 2013
    Altera Corporation
    fOUT
    Output frequency for internal global or regional clock
    (–4 Speed Grade)
    —
    500
    MHz
    Output frequency for internal global or regional clock
    (–5 Speed Grade)
    —
    500
    MHz
    Output frequency for internal global or regional clock
    (–6 Speed Grade)
    —
    400
    MHz
    fOUT_EXT
    Output frequency for external clock output (–4 Speed Grade)
    —
    670 (5)
    MHz
    Output frequency for external clock output (–5 Speed Grade)
    —
    622 (5)
    MHz
    Output frequency for external clock output (–6 Speed Grade)
    —
    500 (5)
    MHz
    tOUTDUTY
    Duty cycle for external clock output (when set to 50%)
    45
    50
    55
    %
    tOUTPJ_DC
    Dedicated clock output period jitter (fOUT  100 MHz)
    —
    300
    ps (p–p)
    Dedicated clock output period jitter (fOUT  100 MHz)
    —
    30
    mUI (p–p)
    tOUTCCJ_DC
    Dedicated clock output cycle-to-cycle jitter (fOUT  100 MHz)
    —
    300
    ps (p–p)
    Dedicated clock output cycle-to-cycle jitter (fOUT  100 MHz)
    —
    30
    mUI (p–p)
    fOUTPJ_IO
    Regular I/O clock output period jitter (fOUT  100 MHz)
    —
    650
    ps (p–p)
    Regular I/O clock output period jitter (fOUT  100 MHz)
    —
    65
    mUI (p–p)
    fOUTCCJ_IO
    Regular I/O clock output cycle-to-cycle jitter (fOUT  100 MHz)
    —
    650
    ps (p–p)
    Regular I/O clock output cycle-to-cycle jitter (fOUT  100 MHz)
    —
    65
    mUI (p–p)
    tCONFIGPLL
    Time required to reconfigure PLL scan chains
    —
    3.5
    —
    SCANCLK
    cycles
    tCONFIGPHASE Time required to reconfigure phase shift
    —
    1
    —
    SCANCLK
    cycles
    fSCANCLK
    SCANCLK frequency
    —
    100
    MHz
    tLOCK
    Time required to lock from end of device configuration
    —
    1
    ms
    tDLOCK
    Time required to lock dynamically (after switchover or
    reconfiguring any non-post-scale counters/delays)
    ——
    1
    ms
    fCL B W
    PLL closed-loop low bandwidth
    —
    0.3
    —
    MHz
    PLL closed-loop medium bandwidth
    —
    1.5
    —
    MHz
    PLL closed-loop high bandwidth
    —
    4
    —
    MHz
    tPLL_PSERR
    Accuracy of PLL phase shift
    —
    ±50
    ps
    tARESET
    Minimum pulse width on areset signal
    10
    —
    ns
    Table 1–44. PLL Specifications for Arria II GX Devices (Part 2 of 3)
    Symbol
    Description
    Min
    Typ
    Max
    Unit
    
    
    
    
    
    


    


    

    相關(guān)PDF資料
    		

    PDF描述
    		

    
    

    
EP2AGX65DF29I5N
IC ARRIA II GX FPGA 65K 780FBGA

    

    
ABB91DHFN-S621
EDGECARD 182PS .050 SMD W/O POST

    

    
180-062-273L030
CONN DB62 FEMALE HD CRIMP NICKEL

    

    
180-044-273L020
CONN DB44 FEMALE HD CRIMP NICKEL

    

    
ACB91DHFD-S621
EDGECARD 182POS SMD W/O POST

    

    

    

    


    


    

    相關(guān)代理商/技術(shù)參數(shù)
    		

    參數(shù)描述
    		

    
    

    
EP2AGX95EF29I3
功能描述:IC ARRIA II GX FPGA 95K 780FBGA RoHS:否 類(lèi)別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門(mén)陣列） 系列:Arria II GX 產(chǎn)品變化通告:XC4000(E,L) Discontinuation 01/April/2002 標(biāo)準(zhǔn)包裝:24 系列:XC4000E/X LAB/CLB數(shù):100 邏輯元件/單元數(shù):238 RAM 位總計(jì):3200 輸入/輸出數(shù):80 門(mén)數(shù):3000 電源電壓:4.5 V ~ 5.5 V 安裝類(lèi)型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:120-BCBGA 供應(yīng)商設(shè)備封裝:120-CPGA（34.55x34.55）

    

    
EP2AGX95EF29I3N
功能描述:FPGA - 現(xiàn)場(chǎng)可編程門(mén)陣列 FPGA - Arria II GX 3747 LABs 372 IOs
 RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256

    

    
EP2AGX95EF29I5
功能描述:FPGA - 現(xiàn)場(chǎng)可編程門(mén)陣列 FPGA - Arria II GX 3747 LABs 372 IOs
 RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256

    

    
EP2AGX95EF29I5N
功能描述:FPGA - 現(xiàn)場(chǎng)可編程門(mén)陣列 FPGA - Arria II GX 3747 LABs 372 IOs
 RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256

    

    
EP2AGX95EF35C4
功能描述:FPGA - 現(xiàn)場(chǎng)可編程門(mén)陣列 FPGA - Arria II GX 3747 LABs 452 IOs
 RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256

    

    
    
    
    
	
    	
    
    
     
     
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                                    *型號(hào)
                                    *數(shù)量
                                    廠(chǎng)商
                                    批號(hào)
                                    封裝
                                  
    
                                    
                                
                                
    
                                    
                                        
    
                                            
                                            
                                        
    
                                        		
                                     
                                    
                                        
    
                                        		
                                    
                                        
    
                                        		
                                    
                                        
    
                                        		
                                    
                                        
    
                                        		
                                  
    
                                  
                                   
                                    
                            
    
                             
                             
							                            
    
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    我的聯(lián)系方式
    
                     
                     
                       
    
                                
                                
                                
    
                                    
                                         *
                                    
                                    
                                  
    
                                  
                                  
    
                                    
                                         *
                                    
                                    
                                  
    
                                  
                                  
    
                                    
                                        
                                    
                                    
                                  
    
                                  
                                  
    
                                    
                                         *