參數資料
| 型號： | EP2AGX260FF35C6N |
| 廠商： | Altera |
| 文件頁數： | 21/90頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC ARRIA II GX 260K 1152FBGA |
| 產品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 3 |
| 系列： | Arria II GX |
| LAB/CLB數： | 10260 |
| 邏輯元件/單元數： | 244188 |
| RAM 位總計： | 12038144 |
| 輸入/輸出數： | 612 |
| 電源電壓： | 0.87 V ~ 0.93 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 1152-BBGA |
| 供應商設備封裝： | 1152-FBGA（27x27） |
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1–20
Chapter 1: Device Datasheet for Arria II Devices
Electrical Characteristics
December 2013
Altera Corporation
Table 1–33 lists the differential I/O standard specifications for Arria II GZ devices.
Power Consumption for the Arria II Device Family
Altera offers two ways to estimate power for a design:
■
Using the Microsoft Excel-based Early Power Estimator
■
Using the Quartus II PowerPlay Power Analyzer feature
The interactive Microsoft Excel-based Early Power Estimator is typically used prior to
designing the FPGA in order to get a magnitude estimate of the device power. The
Quartus II PowerPlay Power Analyzer provides better quality estimates based on the
specifics of the design after place-and-route is complete. The PowerPlay Power
Analyzer can apply a combination of user-entered, simulation-derived, and estimated
signal activities which, when combined with detailed circuit models, can yield very
accurate power estimates.
f For more information about power estimation tools, refer to the PowerPlay Early Power
Estimator User Guide and the PowerPlay Power Analysis chapter in volume 3 of the
Quartus II Handbook.
Table 1–33. Differential I/O Standard Specifications for Arria II GZ Devices (Note 1)
I/O
Standard
VCCIO (V)
VID (mV)
VICM(DC) (V)
Min
Typ
Max
Min
Cond.
Max
Min
Max
Min
Typ
Max
Min
Typ
Max
2.5 V
LVDS
(HIO)
2.375
2.5
2.625
100
VCM =
1.25 V
—
0.05
1.8
0.247
—
0.6
1.125
1.25
1.375
2.5 V
LVDS
(VIO)
2.375
2.5
2.625
100
VCM =
1.25 V
—
0.05
1.8
0.247
—
0.6
1
1.25
1.5
RSDS
(HIO)
2.375
2.5
2.625
100
VCM =
1.25 V
—
0.3
1.4
0.1
0.2
0.6
0.5
1.2
1.4
RSDS
(VIO)
2.375
2.5
2.625
100
VCM =
1.25 V
—
0.3
1.4
0.1
0.2
0.6
0.5
1.2
1.5
Mini-LVDS
(HIO)
2.375
2.5
2.625
200
—
600
0.4
1.32
5
0.25
—
0.6
1
1.2
1.4
Mini-LVDS
(VIO)
2.375
2.5
2.625
200
—
600
0.4
1.32
5
0.25
—
0.6
1
1.2
1.5
LVPECL
2.375
2.5
2.625
300
—
0.6
1.8
—
BLVDS (4)
2.375
2.5
2.625
100
—
Notes to Table 1–33:
(1) 1.4-V/1.5-V PCML transceiver I/O standard specifications are described in “Transceiver Performance Specifications” on page 1–21.
(2) Vertical I/O (VIO) is top and bottom I/Os; horizontal I/O (HIO) is left and right I/Os.
(3) RL range: 90 RL 110 .
(4) There are no fixed VICM, VOD, and VOCM specifications for BLVDS. These specifications depend on the system topology.
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| EP2AGX260FF35I5 | 功能描述:FPGA - 現場可編程門陣列 FPGA - Arria II GX 10260 LABs 612 IO RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2AGX260FF35I5N | 功能描述:FPGA - 現場可編程門陣列 FPGA - Arria II GX 10260 LABs 612 IO RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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