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參數(shù)資料
| 型號： | EP20K60EQI208-3ES |
| 元件分類： | 電源監(jiān)測 |
| 英文描述： | Dual Voltage Monitor with Intergrated CPU Supervisor |
| 中文描述： | 雙電壓監(jiān)視器集成CPU監(jiān)控 |
| 文件頁數(shù)： | 102/114頁 |
| 文件大?。?/td> | 1623K |
| 代理商： | EP20K60EQI208-3ES |
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88
Altera Corporation
APEX 20K Programmable Logic Device Family Data Sheet
fMAX ESB Timing Microparameters, fMAX Routing Delays, Minimum
Pulse Width Timing Parameters, External Timing Parameters, and
External Bidirectional Timing Parameters for EP20K60E APEX 20KE
devices.
Table 59. EP20K60E Fmax LE Timing Microparameters
Symbol
-1
-2
-3
Unit
Min
Max
Min
Max
Min
Max
tSU
0.17
0.15
0.16
ns
tH
0.32
0.33
0.39
ns
tCO
0.29
0.40
0.60
ns
tLUT
0.77
1.07
1.59
ns
Table 60. EP20K60E Fmax ESBTiming Microparameters
Symbol
-1
-2
-3
Unit
Min
Max
Min
Max
Min
Max
tESBARC
1.83
2.57
3.79
ns
tESBSRC
2.46
3.26
4.61
ns
tESBAWC
3.50
4.90
7.23
ns
tESBSWC
3.77
4.90
6.79
ns
tESBWASU
1.59
2.23
3.29
ns
tESBWAH
0.00
ns
tESBWDSU
1.75
2.46
3.62
ns
tESBWDH
0.00
ns
tESBRASU
1.76
2.47
3.64
ns
tESBRAH
0.00
ns
tESBWESU
1.68
2.49
3.87
ns
tESBDATASU
0.08
0.43
1.04
ns
tESBWADDRSU
0.29
0.72
1.46
ns
tESBRADDRSU
0.36
0.81
1.58
ns
tESBDATACO1
1.06
1.24
1.55
ns
tESBDATACO2
2.39
3.35
4.94
ns
tESBDD
3.50
4.90
7.23
ns
tPD
1.72
2.41
3.56
ns
tPTERMSU
0.99
1.56
2.55
ns
tPTERMCO
1.07
1.26
1.08
ns
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| EP20K60EQI240-1ES | Dual Voltage Monitor with Intergrated CPU Supervisor |
| EP20K60EQI240-2ES | FPGA |
| EP20K60EQI240-3ES | FPGA |
| EP20K60ERC208-1ES | Dual Voltage Monitor with Intergrated CPU Supervisor |
| EP20K60ERC208-2ES | Dual Voltage Monitor with Intergrated CPU Supervisor |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| EP20K60EQI240-1ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
| EP20K60EQI240-2ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
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| EP20K60ERC208-2ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
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