參數資料
| 型號： | EP20K600EFC672-2 |
| 廠商： | Altera |
| 文件頁數： | 36/117頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC APEX 20KE FPGA 600K 672-FBGA |
| 產品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 40 |
| 系列： | APEX-20K® |
| LAB/CLB數： | 2432 |
| 邏輯元件/單元數： | 24320 |
| RAM 位總計： | 311296 |
| 輸入/輸出數： | 508 |
| 門數： | 1537000 |
| 電源電壓： | 1.71 V ~ 1.89 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 672-BBGA |
| 供應商設備封裝： | 672-BGA（27x27） |
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Altera Corporation
25
APEX 20K Programmable Logic Device Family Data Sheet
Note to Table 9:
(1)
This connection is supported in APEX 20KE devices only.
Product-Term Logic
The product-term portion of the MultiCore architecture is implemented
with the ESB. The ESB can be configured to act as a block of macrocells on
an ESB-by-ESB basis. Each ESB is fed by 32 inputs from the adjacent local
interconnect; therefore, it can be driven by the MegaLAB interconnect or
the adjacent LAB. Also, nine ESB macrocells feed back into the ESB
through the local interconnect for higher performance. Dedicated clock
pins, global signals, and additional inputs from the local interconnect
drive the ESB control signals.
In product-term mode, each ESB contains 16 macrocells. Each macrocell
consists of two product terms and a programmable register. Figure 13
shows the ESB in product-term mode.
Table 9. APEX 20K Routing Scheme
Source
Destination
Row
I/O Pin
Column
I/O Pin
LE
ESB
Local
Interconnect
MegaLAB
Interconnect
Row
FastTrack
Interconnect
Column
FastTrack
Interconnect
FastRow
Interconnect
Row I/O Pin
vvv
v
Column I/O
Pin
vv
LE
vvv
v
ESB
vvv
v
Local
Interconnect
vv
v
MegaLAB
Interconnect
v
Row
FastTrack
Interconnect
v
Column
FastTrack
Interconnect
vv
FastRow
Interconnect
v
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PDF描述 |
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參數描述 |
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| EP20K600EFC672-3 | 功能描述:FPGA - 現場可編程門陣列 CPLD - APEX 20K 2432 Macro 508 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP20K600EFC672-3ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
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