Note to Tables 38 and 39: (1) These timing parameters are sample-tes" />
參數(shù)資料
型號(hào)： EP20K600EFC672-1X
廠商： Altera
文件頁數(shù)： 92/117頁
文件大?。?/td> 0K
描述： IC APEX 20KE FPGA 600K 672-FBGA
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
標(biāo)準(zhǔn)包裝： 40
系列： APEX-20K®
LAB/CLB數(shù)： 2432
邏輯元件/單元數(shù)： 24320
RAM 位總計(jì)： 311296
輸入/輸出數(shù)： 508
門數(shù)： 1537000
電源電壓： 1.71 V ~ 1.89 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 672-BBGA
供應(yīng)商設(shè)備封裝： 672-BGA（27x27）
其它名稱： 544-2096
76
Altera Corporation
APEX 20K Programmable Logic Device Family Data Sheet
Note to Tables 38 and 39:
(1)
These timing parameters are sample-tested only.
Table 39. APEX 20KE External Bidirectional Timing Parameters
Symbol
Parameter
Conditions
tINSUBIDIR
Setup time for bidirectional pins with global clock at LAB adjacent Input
Register
tINHBIDIR
Hold time for bidirectional pins with global clock at LAB adjacent Input
Register
tOUTCOBIDIR
Clock-to-output delay for bidirectional pins with global clock at IOE output
register
C1 = 10 pF
tXZBIDIR
Synchronous Output Enable Register to output buffer disable delay
C1 = 10 pF
tZXBIDIR
Synchronous Output Enable Register output buffer enable delay
C1 = 10 pF
tINSUBIDIRPLL
Setup time for bidirectional pins with PLL clock at LAB adjacent Input
Register
tINHBIDIRPLL
Hold time for bidirectional pins with PLL clock at LAB adjacent Input
Register
tOUTCOBIDIRPLL
Clock-to-output delay for bidirectional pins with PLL clock at IOE output
register
C1 = 10 pF
tXZBIDIRPLL
Synchronous Output Enable Register to output buffer disable delay with
PLL
C1 = 10 pF
tZXBIDIRPLL
Synchronous Output Enable Register output buffer enable delay with PLL
C1 = 10 pF
相關(guān)PDF資料
PDF描述
EP1SGX40GF1020C7 IC STRATIX GX FPGA 40K 1020-FBGA
EP1S60F1020C7N IC STRATIX FPGA 60K LE 1020-FBGA
EP2AGX190FF35C5 IC ARRIA II GX 190K 1152FBGA
EP2AGX190EF29I5 IC ARRIA II GX FPGA 190K 780FBGA
EP2AGX190EF29C4 IC ARRIA II GX FPGA 190K 780FBGA
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
EP20K600EFC672-1XN 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 CPLD - APEX 20K 2432 Macros 508 IO RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP20K600EFC672-2 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 CPLD - APEX 20K 2432 Macros 508 IO RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP20K600EFC672-2ES 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA
EP20K600EFC672-2N 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 CPLD - APEX 20K 2432 Macros 508 IO RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP20K600EFC672-2X 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 CPLD - APEX 20K 2432 Macros 508 IO RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。

采購需求

(若只采購一條型號(hào)，填寫一行即可)

發(fā)布成功！您可以繼續(xù)發(fā)布采購。也可以進(jìn)入我的后臺(tái)，查看報(bào)價(jià)

發(fā)布成功！您可以繼續(xù)發(fā)布采購。也可以進(jìn)入我的后臺(tái)，查看報(bào)價(jià)

*型號(hào) *數(shù)量 廠商 批號(hào) 封裝
添加更多采購

我的聯(lián)系方式

*
*
*