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參數(shù)資料
| 型號： | EP20K400EFI672-1ES |
| 英文描述： | FPGA |
| 中文描述： | FPGA的 |
| 文件頁數(shù)： | 92/114頁 |
| 文件大小： | 1623K |
| 代理商： | EP20K400EFI672-1ES |
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Altera Corporation
79
APEX 20K Programmable Logic Device Family Data Sheet
Note to tables:
(1)
These timing parameters are sample-tested only.
Table 43. APEX 20KE External Bidirectional Timing Parameters
Symbol
Parameter
Condition
tINSUBIDIR
Setup time for bi-directional pins with global clock at LAB adjacent Input
Register
tINHBIDIR
Hold time for bi-directional pins with global clock at LabB adjacent Input
Register
tOUTCOBIDIR
Clock-to-output delay for bi-directional pins with global clock at IOE output
register
C1 = 35 pF
tXZBIDIR
Synchronous Output Enable Register to output buffer disable delay
C1 = 35 pF
tZXBIDIR
Synchronous Output Enable Register output buffer enable delay
C1 = 35 pF
tINSUBIDIRPLL
Setup time for bi-directional pins with PLL clock at LAB adjacent Input
Register
tINHBIDIRPLL
Hold time for bi-directional pins with PLL clock at LAB adjacent Input
Register
tOUTCOBIDIRPLL
Clock-to-output delay for bi-directional pins with PLL clock at IOE output
register
C1 = 35 pF
tXZBIDIRPLL
Synchronous Output Enable Register to output buffer disable delay with
PLL
C1 = 35 pF
tZXBIDIRPLL
Synchronous Output Enable Register output buffer enable delay with PLL
C1 = 35 pF
相關PDF資料 |
PDF描述 |
|---|---|
| EP20K600EFC672-3ES | FPGA |
| EP20K600EFI1020-1 | FPGA |
| EP20K600EFI1020-1ES | FPGA |
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| EP20K600EFI1020-2 | FPGA |
相關代理商/技術參數(shù) |
參數(shù)描述 |
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