Note to Tables 1 and 2: (1) The embedded IEEE Std. 1149.1 Joint Test " />
參數(shù)資料
2
Altera Corporation
APEX 20K Programmable Logic Device Family Data Sheet
Note to Tables 1 and 2:
(1)
The embedded IEEE Std. 1149.1 Joint Test Action Group (JTAG) boundary-scan circuitry contributes up to
57,000 additional gates.
Additional
Features
■
Designed for low-power operation
–
1.8-V and 2.5-V supply voltage (see Table 3)
–MultiVoltTM I/O interface support to interface with 1.8-V, 2.5-V,
3.3-V, and 5.0-V devices (see Table 3)
–
ESB offering programmable power-saving mode
Note to Table 3:
(1)
APEX 20KE devices can be 5.0-V tolerant by using an external resistor.
Table 2. Additional APEX 20K Device Features
Feature
EP20K300E
EP20K400
EP20K400E
EP20K600E
EP20K1000E EP20K1500E
Maximum system
gates
728,000
1,052,000
1,537,000
1,772,000
2,392,000
Typical gates
300,000
400,000
600,000
1,000,000
1,500,000
LEs
11,520
16,640
24,320
38,400
51,840
ESBs
72
104
152
160
216
Maximum
RAM bits
147,456
212,992
311,296
327,680
442,368
Maximum
macrocells
1,152
1,664
2,432
2,560
3,456
Maximum user I/O
pins
408
502
488
588
708
808
Table 3. APEX 20K Supply Voltages
Feature
Device
EP20K100
EP20K200
EP20K400
EP20K30E
EP20K60E
EP20K100E
EP20K160E
EP20K200E
EP20K300E
EP20K400E
EP20K600E
EP20K1000E
EP20K1500E
Internal supply voltage (VCCINT)
2.5 V
1.8 V
MultiVolt I/O interface voltage levels (VCCIO) 2.5 V, 3.3 V, 5.0 V
1.8 V, 2.5 V, 3.3 V, 5.0 V (1)
相關(guān)PDF資料
PDF描述
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24LC08BHT-I/OT IC EEPROM 8KBIT 400KHZ SOT23-5
AMM24DSAH CONN EDGECARD 48POS R/A .156 SLD
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參數(shù)描述
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EP20K400EFC672-2ES 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA
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EP20K400EFC672-3 功能描述:FPGA - 現(xiàn)場可編程門陣列 CPLD - APEX 20K 1664 Macro 488 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
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