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參數資料
| 型號： | EP20K400EBI652-1ES |
| 元件分類： | 電源監(jiān)測 |
| 英文描述： | Dual Voltage Monitor with Intergrated CPU Supervisor |
| 中文描述： | 雙電壓監(jiān)視器集成CPU監(jiān)控 |
| 文件頁數： | 89/114頁 |
| 文件大?。?/td> | 1623K |
| 代理商： | EP20K400EBI652-1ES |
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Altera Corporation
APEX 20K Programmable Logic Device Family Data Sheet
Note to tables:
(1)
These timing parameters are sample-tested only.
tESBDD
ESB data-in to data-out delay for RAM mode
tPD
ESB macrocell input to non-registered output
tPTERMSU
ESB macrocell register setup time before clock
tPTERMCO
ESB macrocell register clock-to-output delay
tF1-4
Fanout delay using local interconnect
tF5-20
Fanout delay using MegaLab Interconnect
tF20+
Fanout delay using FastTrack Interconnect
tCH
Minimum clock high time from clock pin
tCL
Minimum clock low time from clock pin
tCLRP
LE clear pulse width
tPREP
LE preset pulse width
tESBCH
Clock high time
tESBCL
Clock low time
tESBWP
Write pulse width
tESBRP
Read pulse width
Table 35. APEX 20K fMAX Timing Parameters
(Part 2 of 2)
Symbol
Parameter
Table 36. APEX 20K External Timing Parameters
Symbol
Clock Parameter
Conditions
tINSU
Setup time with global clock at IOE register
tINH
Hold time with global clock at IOE register
tOUTCO
Clock-to-output delay with global clock at IOE register
Table 37. APEX 20K External Bidirectional Timing Parameters
Symbol
Parameter
Condition
tINSUBIDIR
Setup time for bidirectional pins with global clock at same-row or same-
column LE register
tINHBIDIR
Hold time for bidirectional pins with global clock at same-row or same-
column LE register
tOUTCOBIDIR
Clock-to-output delay for bidirectional pins with global clock at IOE
register
C1 = 35 pF
tXZBIDIR
Synchronous IOE output buffer disable delay
C1 = 35 pF
tZXBIDIR
Synchronous IOE output buffer enable delay, slow slew rate = off
C1 = 35 pF
相關PDF資料 |
PDF描述 |
|---|---|
| EP20K400EBI652-2ES | Dual Voltage Monitor with Intergrated CPU Supervisor |
| EP20K400EBI652-3ES | Dual Voltage Monitor with Intergrated CPU Supervisor |
| EP20K400EFC672-1ES | FPGA |
| EP20K400EFC672-2ES | FPGA |
| EP20K400EFC672-3ES | FPGA |
相關代理商/技術參數 |
參數描述 |
|---|---|
| EP20K400EBI652-2ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
| EP20K400EBI652-2X | 功能描述:FPGA - 現場可編程門陣列 CPLD - APEX 20K 1664 Macros 488 IO RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP20K400EBI652-3ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
| EP20K400EFC672-1 | 功能描述:FPGA - 現場可編程門陣列 CPLD - APEX 20K 1664 Macros 488 IO RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP20K400EFC672-1ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
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