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參數(shù)資料
| 型號： | EP20K200QC240-3ES |
| 英文描述： | FPGA |
| 中文描述： | FPGA的 |
| 文件頁數(shù)： | 101/114頁 |
| 文件大小： | 1623K |
| 代理商： | EP20K200QC240-3ES |
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Altera Corporation
87
APEX 20K Programmable Logic Device Family Data Sheet
Table 56. EP20K30E Minimum Pulse Width Timing Parameters
Symbol
-1
-2
-3
Unit
Min
Max
Min
Max
Min
Max
tCH
0.55
0.78
1.15
ns
tCL
0.55
0.78
1.15
ns
tCLRP
0.22
0.31
0.46
ns
tPREP
0.22
0.31
0.46
ns
tESBCH
0.55
0.78
1.15
ns
tESBCL
0.55
0.78
1.15
ns
tESBWP
1.43
2.01
2.97
ns
tESBRP
1.15
1.62
2.39
ns
Table 57. EP20K30E External Timing Parameters
Symbol
-1
-2
-3
Unit
Min
Max
Min
Max
Min
Max
tINSU
2.02
2.13
2.24
ns
tINH
0.00
ns
tOUTCO
2.00
4.88
2.00
5.36
2.00
5.88
ns
tINSUPLL
2.11
2.23
-
ns
tINHPLL
0.00
-
ns
tOUTCOPLL
0.50
2.60
0.50
2.88
-
ns
Table 58. EP20K30E External Bidirectional Timing Parameters
Symbol
-1
-2
-3
Unit
Min
Max
Min
Max
Min
Max
tINSUBIDIR
1.85
1.77
1.54
ns
tINHBIDIR
0.00
ns
tOUTCOBIDIR
2.00
4.88
2.00
5.36
2.00
5.88
ns
tXZBIDIR
7.48
8.46
9.83
ns
tZXBIDIR
7.48
8.46
9.83
ns
tINSUBIDIRPLL
4.12
4.24
-
ns
tINHBIDIRPLL
0.00
-
ns
tOUTCOBIDIRPLL
0.50
2.60
0.50
2.88
-
ns
tXZBIDIRPLL
5.21
5.99
-
ns
tZXBIDIRPLL
5.21
5.99
-
ns
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| EP20K200QI208-1 | Field Programmable Gate Array (FPGA) |
| EP20K200QI208-1ES | FPGA |
| EP20K200QI208-2 | Field Programmable Gate Array (FPGA) |
| EP20K200QI208-2ES | FPGA |
| EP20K200QI208-3 | Field Programmable Gate Array (FPGA) |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| EP20K200QI208-1 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
| EP20K200QI208-1ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
| EP20K200QI208-2 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
| EP20K200QI208-2ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
| EP20K200QI208-3 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
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