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參數(shù)資料
| 型號： | EP20K200QC208-1ES |
| 英文描述： | FPGA |
| 中文描述： | FPGA的 |
| 文件頁數(shù)： | 51/114頁 |
| 文件大小： | 1623K |
| 代理商： | EP20K200QC208-1ES |
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Altera Corporation
41
APEX 20K Programmable Logic Device Family Data Sheet
Figure 26. APEX 20KE Bidirectional I/O Registers
Notes:
(1)
This programmable delay has four settings: off and three levels of delay.
(2)
The output enable and input registers are LE registers in the LAB adjacent to the bidirectional pin.
VCC
OE[7..0]
CLK[1..0]
ENA[5..0]
CLRn[1..0]
Peripheral Control
Bus
CLRN/
PRN
D
Q
ENA
VCC
4 Dedicated
Clock Inputs
Chip-Wide
Output Enable
CLK[3..0]
4
12
VCC
Chip-Wide
Reset
Input Pin to
Core Delay
(1)
Slew-Rate
Control
Open-Drain
Output
VCCIO
Optional
PCI Clamp
Output Register
t
Delay
Core to Output
Register Delay
Input Pin to Input
Register Delay
CLRN
DQ
ENA
VCC
Chip-Wide
Reset
Input Register
Output Register
CLRN
DQ
ENA
Chip-Wide Reset
VCC
OE Register
VCC
4 Dedicated
Inputs
Row, Column, FastRow,
or Local Interconnect
Clock Enable
Delay
(1)
Input Pin to
Core Delay
(1)
CO
Input Pin to
Core Delay
(1)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| EP20K200QC208-2 | Field Programmable Gate Array (FPGA) |
| EP20K200QC208-2ES | FPGA |
| EP20K200QC208-3 | Field Programmable Gate Array (FPGA) |
| EP20K200RC240-1 | Field Programmable Gate Array (FPGA) |
| EP20K200RC240-1ES | FPGA |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| EP20K200QC208-2 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
| EP20K200QC208-2ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
| EP20K200QC208-3 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
| EP20K200QC208-3ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
| EP20K200QC240-1 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
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