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參數(shù)資料
| 型號： | EP20K200EQI240-3ES |
| 英文描述： | 64K, 8K x 8 Bit; 5 Volt, Byte Alterable EEPROM; Temperature Range: -40°C to 85°C; Package: 28-PDIP |
| 中文描述： | FPGA的 |
| 文件頁數(shù)： | 92/114頁 |
| 文件大小： | 1623K |
| 代理商： | EP20K200EQI240-3ES |
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Altera Corporation
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APEX 20K Programmable Logic Device Family Data Sheet
Note to tables:
(1)
These timing parameters are sample-tested only.
Table 43. APEX 20KE External Bidirectional Timing Parameters
Symbol
Parameter
Condition
tINSUBIDIR
Setup time for bi-directional pins with global clock at LAB adjacent Input
Register
tINHBIDIR
Hold time for bi-directional pins with global clock at LabB adjacent Input
Register
tOUTCOBIDIR
Clock-to-output delay for bi-directional pins with global clock at IOE output
register
C1 = 35 pF
tXZBIDIR
Synchronous Output Enable Register to output buffer disable delay
C1 = 35 pF
tZXBIDIR
Synchronous Output Enable Register output buffer enable delay
C1 = 35 pF
tINSUBIDIRPLL
Setup time for bi-directional pins with PLL clock at LAB adjacent Input
Register
tINHBIDIRPLL
Hold time for bi-directional pins with PLL clock at LAB adjacent Input
Register
tOUTCOBIDIRPLL
Clock-to-output delay for bi-directional pins with PLL clock at IOE output
register
C1 = 35 pF
tXZBIDIRPLL
Synchronous Output Enable Register to output buffer disable delay with
PLL
C1 = 35 pF
tZXBIDIRPLL
Synchronous Output Enable Register output buffer enable delay with PLL
C1 = 35 pF
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| EP20K200ERC208-1ES | FPGA |
| EP20K200ERC208-2ES | FPGA |
| EP20K200ERC208-3ES | 64K, 8K x 8 Bit; 5 Volt, Byte Alterable EEPROM; Temperature Range: 0°C to 70°C; Package: 28-PDIP |
| EP20K200ERC240-1ES | FPGA |
| EP20K200QC208-3ES | FPGA |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| EP20K200ERC208-1ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
| EP20K200ERC208-2ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
| EP20K200ERC208-3ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
| EP20K200ERC240-1ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
| EP20K200ERC240-2ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
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