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參數(shù)資料
| 型號(hào)： | EP20K100QI240-2 |
| 英文描述： | Field Programmable Gate Array (FPGA) |
| 中文描述： | 現(xiàn)場(chǎng)可編程門陣列（FPGA） |
| 文件頁數(shù)： | 109/114頁 |
| 文件大?。?/td> | 1623K |
| 代理商： | EP20K100QI240-2 |
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94
Altera Corporation
APEX 20K Programmable Logic Device Family Data Sheet
Table 73. EP20K160E Fmax Routing Delays
Symbol
-1
-2
-3
Unit
Min
Max
Min
Max
Min
Max
tF1-4
0.25
0.26
0.28
ns
tF5-20
1.00
1.18
1.35
ns
tF20+
1.95
2.19
2.30
ns
Table 74. EP20K160E Minimum Pulse Width Timing Parameters
Symbol
-1
-2
-3
Unit
Min
Max
Min
Max
Min
Max
tCH
1.34
1.43
1.55
ns
tCL
1.34
1.43
1.55
ns
tCLRP
0.18
0.19
0.21
ns
tPREP
0.18
0.19
0.21
ns
tESBCH
1.34
1.43
1.55
ns
tESBCL
1.34
1.43
1.55
ns
tESBWP
1.15
1.45
1.73
ns
tESBRP
0.93
1.15
1.38
ns
Table 75. EP20K160E External Timing Parameters
Symbol
-1
-2
-3
Unit
Min
Max
Min
Max
Min
Max
tINSU
2.23
2.34
2.47
ns
tINH
0.00
ns
tOUTCO
2.00
5.07
2.00
5.59
2.00
6.13
ns
tINSUPLL
2.12
2.07
-
ns
tINHPLL
0.00
-
ns
tOUTCOPLL
0.50
3.00
0.50
3.35
-
ns
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PDF描述 |
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