參數(shù)資料
| 型號： | EP20K100EQC240-2 |
| 廠商： | Altera |
| 文件頁數(shù)： | 90/117頁 |
| 文件大小： | 0K |
| 描述： | IC APEX 20KE FPGA 100K 240-PQFP |
| 產品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 24 |
| 系列： | APEX-20K® |
| LAB/CLB數(shù)： | 416 |
| 邏輯元件/單元數(shù)： | 4160 |
| RAM 位總計： | 53248 |
| 輸入/輸出數(shù)： | 183 |
| 門數(shù)： | 263000 |
| 電源電壓： | 1.71 V ~ 1.89 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 240-BFQFP |
| 供應商設備封裝： | 240-PQFP（32x32） |
| 其它名稱： | 544-1864 EP20K100EQC240-2-ND |
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Altera Corporation
APEX 20K Programmable Logic Device Family Data Sheet
(1)
These timing parameters are sample-tested only.
timing microparameters for the fMAX timing model.
Table 34. APEX 20KE LE Timing Microparameters
Symbol
Parameter
tSU
LE register setup time before clock
tH
LE register hold time after clock
tCO
LE register clock-to-output delay
tLUT
LUT delay for data-in to data-out
Table 35. APEX 20KE ESB Timing Microparameters
Symbol
Parameter
tESBARC
ESB Asynchronous read cycle time
tESBSRC
ESB Synchronous read cycle time
tESBAWC
ESB Asynchronous write cycle time
tESBSWC
ESB Synchronous write cycle time
tESBWASU
ESB write address setup time with respect to WE
tESBWAH
ESB write address hold time with respect to WE
tESBWDSU
ESB data setup time with respect to WE
tESBWDH
ESB data hold time with respect to WE
tESBRASU
ESB read address setup time with respect to RE
tESBRAH
ESB read address hold time with respect to RE
tESBWESU
ESB WE setup time before clock when using input register
tESBWEH
ESB WE hold time after clock when using input register
tESBDATASU
ESB data setup time before clock when using input register
tESBDATAH
ESB data hold time after clock when using input register
tESBWADDRSU
ESB write address setup time before clock when using input
registers
tESBRADDRSU
ESB read address setup time before clock when using input
registers
tESBDATACO1
ESB clock-to-output delay when using output registers
tESBDATACO2
ESB clock-to-output delay without output registers
tESBDD
ESB data-in to data-out delay for RAM mode
tPD
ESB Macrocell input to non-registered output
tPTERMSU
ESB Macrocell register setup time before clock
tPTERMCO
ESB Macrocell register clock-to-output delay
相關PDF資料 |
PDF描述 |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
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| EP20K100EQC240-3 | 功能描述:FPGA - 現(xiàn)場可編程門陣列 CPLD - APEX 20K 416 Macro 183 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP20K100EQC240-3ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
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