參數(shù)資料
型號(hào)： EP1SGX40GF1020I6N
廠(chǎng)商： Altera
文件頁(yè)數(shù)： 196/1456頁(yè)
文件大?。?/td> 0K
描述： IC STRATIX GX FPGA 40K 1020-FBGA
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
標(biāo)準(zhǔn)包裝： 12
系列： Stratix® GX
LAB/CLB數(shù)： 4125
邏輯元件/單元數(shù)： 41250
RAM 位總計(jì)： 3423744
輸入/輸出數(shù)： 624
電源電壓： 1.425 V ~ 1.575 V
安裝類(lèi)型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 1020-BBGA
供應(yīng)商設(shè)備封裝： 1020-FBGA（33x33）
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19–26
Altera Corporation
Stratix GX Device Handbook, Volume 2
September 2004
Finite Impulse Response (FIR) Filters
Figure 19–15. Time & Frequency Domain Representations of Decimation for D=4
Polyphase Decimation Filters
Figure 19–14 shows a direct implementation of a decimation filter, which
imposes a high computational burden. For example, if the filter is 16 taps
long and a multiplication takes one cycle, the number of computations
required per cycle is 16
× D. Depending on the decimation factor (D), this
number can be quite big and may not be achievable in hardware. A
polyphase implementation of the low pass filter can reduce the number
of computations required, often by a large ratio, as will be evident later in
this section.
The polyphase implementation “splits” the original filter into D
polyphase filters with impulse responses defined by the following
equation.
hk n
()
hk nD
+
()
=
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