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參數(shù)資料
| 型號(hào)： | EP1SGX40GF1020C5N |
| 廠商： | Altera |
| 文件頁(yè)數(shù)： | 473/1456頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC STRATIX GX FPGA 40K 1020-FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標(biāo)準(zhǔn)包裝： | 12 |
| 系列： | Stratix® GX |
| LAB/CLB數(shù)： | 4125 |
| 邏輯元件/單元數(shù)： | 41250 |
| RAM 位總計(jì)： | 3423744 |
| 輸入/輸出數(shù)： | 624 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 1020-BBGA |
| 供應(yīng)商設(shè)備封裝： | 1020-FBGA（33x33） |
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Altera Corporation
4–61
February 2005
Stratix GX Device Handbook, Volume 3
Stratix GX Board Design Guidelines
Figure 4–63. SMA Teardropping
■
Avoid routing a high-speed signal over many layers, because this
type of routing introduces via discontinuities.
■
Use reference ground vias wherever signal vias are necessary. The
reference ground vias should be placed close to the signal vias.
Figure 4–61 on page 4–59 shows an example of using ground
reference vias near the signal vias where a high-speed trace changes
layers. This example is from the edge-launch SMA connectors of the
3.125-Gbps transceivers on the Stratix GX development board.
■
Avoid having long stubs on the via, using most of the via length for
routing. For example, if you have a signal that originates on the top
layer and you have to use an internal layer for routing, use the one
closest to the bottom layer. This approach avoids excess via length.
The option shown in Figure 4–64 on page 4–63 is preferred over the
option shown in Figure 4–65 on page 4–63.
■
Avoid reference plane changes for high-speed signals. Reference
plane changes occur when you reference part of the trace to a ground
plane and the other part to another ground plane or a power plane.
■
Avoid using power planes for references.
Length Matching
Source-synchronous interfaces require length matching, except when
using dynamic phase alignment. You must ensure that this requirement
is clearly stated in the layout guidelines. How closely the lengths must be
matched depends on the data rate and the available timing margin. For
example, consider a source synchronous link at 840 Mbps where the bit
unit interval equals 1.19 ns. In this example, assume that you allocate a
length mismatch of 2% for the maximum timing margin loss. At 1.19 ns
發(fā)布緊急采購(gòu)，3分鐘左右您將得到回復(fù)。