參數(shù)資料
型號(hào)： EP1SGX25DF672I6N
廠商： Altera
文件頁(yè)數(shù)： 1136/1456頁(yè)
文件大小： 0K
描述： IC STRATIX GX FPGA 25K 672-FBGA
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
標(biāo)準(zhǔn)包裝： 20
系列： Stratix® GX
LAB/CLB數(shù)： 2566
邏輯元件/單元數(shù)： 25660
RAM 位總計(jì)： 1944576
輸入/輸出數(shù)： 455
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 672-BBGA
供應(yīng)商設(shè)備封裝： 672-BGA（27x27）
Altera Corporation
3–11
August 2005
Stratix GX Device Handbook, Volume 1
Source-Synchronous Signaling With DPA
Figure 3–9. Fast PLL Clocks & Data Input
Protocols, Training Pattern & DPA Lock Time
The dynamic phase aligner uses a fast PLL for clock multiplication, and
the dynamic phase selector for the phase detection and alignment. The
dynamic phase aligner uses the high-speed clock out of the dynamic
phase selector to deserialize high-speed data and the receiver's source
synchronous operations.
At each rising edge of the clock, the dynamic phase selector determines
the phase difference between the clock and the data and automatically
compensates for the phase difference between the data and clock.
Clock A
Data input
Clock B
Clock C
Clock D
Clock C'
Clock D'
Clock A'
Clock B'
D0
D1
D2
D3
D4
D5
D
n
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PDF描述
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