參數(shù)資料
型號(hào)： EP1SGX25DF1020I7N
廠商： ALTERA CORP
元件分類(lèi)： FPGA
英文描述： FPGA, PBGA1020
封裝： 33 X 33 MM, 1 MM PITCH, LEAD FREE, FBGA-1020
文件頁(yè)數(shù)： 209/279頁(yè)
文件大?。?/td> 3671K
代理商： EP1SGX25DF1020I7N
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Altera Corporation
2–25
February 2005
Stratix GX Device Handbook, Volume 1
Stratix GX Transceivers
Receiver State Machine
The receiver state machine operates in GigE and XAUI modes. In GigE
mode, the receiver state machine replaces invalid code groups with
9’h1FE. In XAUI mode, the receiver state machine translates the XAUI
PCS code group to the XAUI XGMII code group. Table 2–8 shows the
code conversion. The conversion adheres to the IEEE 802.3ae
specification.
Byte Deserializer
The byte deserializer takes a single width word (8 or 10 bits) from the
transceiver logic and converts it into double-width words (16 or 20 bits)
to the phase compensation FIFO buffer. The byte deserializer is bypassed
when single width mode (8 or 10 bits) is used at the PLD interface.
Phase Compensation FIFO Buffer
The receiver phase compensation FIFO buffer resides in the transceiver
block at the programmable logic device (PLD) boundary. This buffer
compensates for the phase difference between the recovered clock within
the transceiver and the recovered clock after it has transferred to the PLD
core. The phase compensation FIFO buffer is four words deep and cannot
be bypassed.
Table 2–8. Code Conversion
XGMII RXC
XGMII RXD
PCS code-group
Description
0
00 through FF
Dxx.y
Normal Data
1
07
K28.0 or K28.3 or K28.5
Idle in ||I||
1
07
K28.5
Idle in ||T||
1
9C
K28.4
Sequence
1
FB
K27.7
Start
1
FD
K29.7
Terminate
1FE
K30.7
Error
1
FE
Invalid code group
Invalid XGMII character
1
See IEEE 802.3 reserved code
groups
See IEEE 802.3 reserved
code groups
Reserved code groups
相關(guān)PDF資料
PDF描述
EP1SGX25DF672C5ES FPGA, PBGA672
EP1SGX25DF672C6ES FPGA, PBGA672
EP1SGX25DF672C7ES FPGA, PBGA672
EP1SGX25DF672I5ES FPGA, PBGA672
EP1SGX25DF672I5N FPGA, PBGA672
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
EP1SGX25DF672C5 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門(mén)陣列 FPGA - Stratix I GX 2566 LABs 455 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1SGX25DF672C5N 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門(mén)陣列 FPGA - Stratix I GX 2566 LABs 455 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1SGX25DF672C6 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門(mén)陣列 FPGA - Stratix I GX 2566 LABs 455 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1SGX25DF672C6N 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門(mén)陣列 FPGA - Stratix I GX 2566 LABs 455 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1SGX25DF672C6NGA 制造商:Altera Corporation 功能描述:
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