參數(shù)資料
型號(hào)： EP1SGX25DF1020C7
廠(chǎng)商： Altera
文件頁(yè)數(shù)： 518/1456頁(yè)
文件大小： 0K
描述： IC STRATIX GX FPGA 25K 1020-FBGA
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
標(biāo)準(zhǔn)包裝： 12
系列： Stratix® GX
LAB/CLB數(shù)： 2566
邏輯元件/單元數(shù)： 25660
RAM 位總計(jì)： 1944576
輸入/輸出數(shù)： 607
電源電壓： 1.425 V ~ 1.575 V
安裝類(lèi)型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 1020-BBGA
供應(yīng)商設(shè)備封裝： 1020-FBGA（33x33）
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Altera Corporation
4–77
February 2005
Stratix GX Device Handbook, Volume 1
Stratix GX Architecture
clocking, programmable bandwidth, phase and delay control, and
dynamic PLL reconfiguration, the Stratix GX device’s enhanced PLLs
provide you with complete control of your clocks and system timing. The
fast PLLs provide general purpose clocking with multiplication and
phase shifting as well as high-speed outputs for high-speed differential
I/O support. Enhanced and fast PLLs work together with the Stratix GX
high-speed I/O and advanced clock architecture to provide significant
improvements in system performance and bandwidth.
The Quartus II software enables the PLLs and their features without
requiring any external devices. Table 4–17 shows which PLLs are
available for each Stratix GX device and their type. Table 4–18 shows the
enhanced PLL and fast PLL features in Stratix GX devices.
Table 4–17. Stratix GX Device PLL Availability
Device
Fast PLLs
Enhanced PLLs
12
3 (1)
4 (1)
78
9 (1)
10 (1)
5 (2)
6 (2)
11 (3) 12 (3)
EP1SGX10
vv
EP1SGX25
vv
EP1SGX40
vv
v
Notes to Table 4–17:
(1)
PLLs 3, 4, 9, and 10 are not available in Stratix GX devices. However, these PLLs are listed in Table 4–17 because
the Stratix GX PLL numbering scheme is consistent with Stratix devices.
(2)
PLLs 5 and 6 each have eight single-ended outputs or four differential outputs.
(3)
PLLs 11 and 12 each have one single-ended output.
Table 4–18. Stratix GX Enhanced PLL & Fast PLL Features (Part 1 of 2)
Feature
Enhanced PLL
Fast PLL
Clock multiplication and division
m/ (n × post-scale counter) (1)
m/(post-scale counter) (2)
Phase shift
Down to 156.25-ps increments (3),
Down to 125-ps increments (3), (4)
Delay shift
250-ps increments for ±3 ns
Clock switchover
v
PLL reconfiguration
v
Programmable bandwidth
v
Spread spectrum clocking
v
Programmable duty cycle
vv
Number of internal clock outputs
6
3 (5)
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