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參數(shù)資料
| 型號(hào)： | EP1SGX25CF672I6 |
| 廠商： | Altera |
| 文件頁(yè)數(shù)： | 1237/1456頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC STRATIX GX FPGA 25KLE 672FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標(biāo)準(zhǔn)包裝： | 20 |
| 系列： | Stratix® GX |
| LAB/CLB數(shù)： | 2566 |
| 邏輯元件/單元數(shù)： | 25660 |
| RAM 位總計(jì)： | 1944576 |
| 輸入/輸出數(shù)： | 455 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 672-BBGA |
| 供應(yīng)商設(shè)備封裝： | 672-BGA（27x27） |
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6–44
Altera Corporation
Stratix GX Device Handbook, Volume 2
June 2006
GIGE Mode MegaWizard Plug-In Manager
chosen in the wizard are the same. The Quartus II software merges the
transceiver blocks automatically if you turn on the merging option for
each instantiation. Table 6–10 shows the considerations for merging.
The Quartus II software does not merge two transceiver blocks if they
won’t completely fit into one. It can, however, merge three transceiver
blocks into two. Figure 6–35 shows a configuration with three transceiver
blocks that can potentially be merged.
Figure 6–35. Three Transceiver Configuration
In Figure 6–35, two transceiver blocks cannot merge because there would
be extra channels remaining. But because there are three transceiver
blocks, the Quartus II software can merge them into two with no
remaining channels.
If you turn on the merging option, the Quartus II software automatically
merges transceiver blocks if possible or provides a warning during
compilation if merging is not possible. The merging feature can reduce
the transceiver block resources used in your design.
Table 6–10. Stratix GX Merging Considerations
Merging Rules
Required to Match Between
Transceiver Blocks
Not Required to Match Between
Transceiver Blocks
MegaWizard Plug-In Manager
options
USE_8B_10_MODE
USE_DOUBLE_DATA_MODE
CHANNEL_WIDTH
SYNC_MODE
DATA_RATE
TRANSMIT_PROTOCOL
VOD
Pre-emphasis
Equalization
Number of transmitters
Number of receivers
Input control signals must be shared
across transceiver blocks and must
be from the same source
Clock
CRU_CLOCK
PLL_RESET
PLL_ENABLE
The merging partial transceiver
blocks must reduce the number of
transceiver block when merged
The total number of receivers and
transmitters must be tx
≤4 x n and
rx
≤4 x n, where n is the reduced
number of transceiver blocks
remaining after merging.
Three Transmitters
Three Receivers
Two Transmitters
Two Receivers
Three Transmitters
Three Receivers
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