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參數(shù)資料
| 型號(hào)： | EP1S80F1020C7 |
| 廠商： | Altera |
| 文件頁(yè)數(shù)： | 272/864頁(yè) |
| 文件大小： | 0K |
| 描述： | IC STRATIX FPGA 80K LE 1020-FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 產(chǎn)品變化通告： | Package Height Change 03/March/2008 |
| 標(biāo)準(zhǔn)包裝： | 8 |
| 系列： | Stratix® |
| LAB/CLB數(shù)： | 7904 |
| 邏輯元件/單元數(shù)： | 79040 |
| RAM 位總計(jì)： | 7427520 |
| 輸入/輸出數(shù)： | 773 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類(lèi)型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 1020-BBGA |
| 供應(yīng)商設(shè)備封裝： | 1020-FBGA（33x33） |
| 其它名稱(chēng)： | 544-1440 EP1S80F1020C7-ND |
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Altera Corporation
1–33
July 2005
Stratix Device Handbook, Volume 2
General-Purpose PLLs in Stratix & Stratix GX Devices
Figure 1–18 shows all possible ports related to fast PLLs.
Figure 1–18. Fast PLL Ports & Physical Destinations
Notes to Figure 1–18:
(1)
This input pin is shared by all enhanced and fast PLLs.
(2)
This input pin is either single-ended or differential.
Tables 1–10 and 1–11 show the description of all fast PLL ports.
clk[2..0]
locked
pllena
inclk0
areset
pfdena
Fast PLL Signals
(1)
(2)
Physical Pin
Signal Driven by Internal Logic
Signal Driven to Internal Logic
Internal Clock Signal
Table 1–10. Fast PLL Input Signals
Name
Description
Source
Destination
inclk1
Reference clock input to PLL
Pin
PFD
pllena
Enable pin for enabling or disabling all or a set of
PLLs – active high
Pin
PLL control signal
areset
Signal used to reset the PLL which re-
synchronizes all the counter outputs
active high
Logic array
PLL control signal
pfdena
Enables the up/down outputs from the phase-
frequency detector
active high
Logic array
PFD
Table 1–11. Fast PLL Output Signals
Name
Description
Source
Destination
clk[2..0]
PLL outputs driving regional or global clock
PLL counter
Internal clock
locked
Lock output from lock detect circuit
active high
PLL lock
detect
Logic array
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