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參數(shù)資料
| 型號： | EP1S80B956C6 |
| 廠商： | Altera |
| 文件頁數(shù)： | 717/864頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC STRATIX FPGA 80K LE 956-BGA |
| 產(chǎn)品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 產(chǎn)品變化通告： | Package Height Change 03/March/2008 |
| 標準包裝： | 7 |
| 系列： | Stratix® |
| LAB/CLB數(shù)： | 7904 |
| 邏輯元件/單元數(shù)： | 79040 |
| RAM 位總計： | 7427520 |
| 輸入/輸出數(shù)： | 683 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 956-BGA |
| 供應(yīng)商設(shè)備封裝： | 956-BGA覆晶式（40x40） |
| 其它名稱： | 544-1437 EP1S80B956C6-ND |
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11–26
Altera Corporation
Stratix Device Handbook, Volume 2
July 2005
Configuration Schemes
default, the INIT_DONE output is disabled. You can enable the
INIT_DONE
output by turning on the Enable INIT_DONE output
option in the Quartus II software.
If you do not turn on the Enable INIT_DONE output option in the
Quartus II software, you are advised to wait for maximum value of
the device has been initialized properly and that it has entered user mode.
During configuration and initialization and before the device enters user
mode, the microprocessor must not drive the CONF_DONE signal low.
1
If the optional CLKUSR pin is used and nCONFIG is pulled low
to restart configuration during device initialization, you need to
ensure CLKUSR continues toggling during the time nSTATUS is
low (maximum of 40 s).
If the Stratix or Stratix GX device detects an error during configuration, it
drives nSTATUS low to alert the microprocessor. The pin on the
microprocessor connected to nSTATUS must be an input. The
microprocessor can then pulse nCONFIG low to restart the configuration
error. With the Auto-restart configuration after error option on, the
Stratix or Stratix GX device releases nSTATUS after a reset time-out
period. After nSTATUS is released, the microprocessor can reconfigure
the Stratix or Stratix GX device without pulsing nCONFIG low.
The microprocessor can also monitor the CONF_DONE and INIT_DONE
pins to ensure successful configuration. If the microprocessor sends all
the data and the initialization clock starts but CONF_DONE and
INIT_DONE
have not gone high, it must reconfigure the Stratix or
Stratix GX device. After waiting the specified 136 DCLK cycles, the
microprocessor should restart configuration by pulsing nCONFIG low.
Figure 11–12 shows the circuit for Stratix and Stratix GX parallel
configuration using a microprocessor.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 24AA08H-I/P | IC EEPROM 8KBIT 400KHZ 8DIP |
| 24AA014H-I/P | IC EEPROM 1KBIT 400KHZ 8DIP |
| 34LC02-I/SN | IC EEPROM 2KBIT 1MHZ 8SOIC |
| 93C56CT-I/MC | IC EEPROM 2KBIT 3MHZ 8DFN |
| 5-228618-4 | CONN PIN COAX RG142/BELDEN 9246 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| EP1S80B956C6AB | 制造商:Altera Corporation 功能描述: |
| EP1S80B956C6N | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 7904 LABs 683 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP1S80B956C7 | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 7904 LABs 683 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP1S80B956C7N | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 7904 LABs 683 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP1S80F1020C5 | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 7904 LABs 773 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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