參數(shù)資料
型號： EP1S40F780C8
廠商： Altera
文件頁數(shù)： 694/864頁
文件大?。?/td> 0K
描述： IC STRATIX FPGA 40K LE 780-FBGA
產(chǎn)品培訓模塊： Three Reasons to Use FPGA's in Industrial Designs
產(chǎn)品變化通告： Package Height Change 03/March/2008
標準包裝： 18
系列： Stratix®
LAB/CLB數(shù)： 4125
邏輯元件/單元數(shù)： 41250
RAM 位總計： 3423744
輸入/輸出數(shù)： 615
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 780-BBGA
供應(yīng)商設(shè)備封裝： 780-FBGA（29x29）
其它名稱： 544-1430
EP1S40SF780C8
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Altera Corporation
11–5
July 2005
Stratix Device Handbook, Volume 2
Configuring Stratix & Stratix GX Devices
PORSEL Pins
PORSEL
is a dedicated input pin used to select POR delay times of 2 ms
or 100 ms during power-up. When the PORSEL pin is connected to
ground, the POR time is 100 ms; when the PORSEL pin is connected to
VCC
, the POR time is 2 ms. There is an internal 2.5-k
Ωpull-down resistor
on PORSEL. Therefore if you are using a pull-up resistor to pull up this
signal, you need to use a 1-k
Ω resistor.
When using enhanced configuration devices to configure Stratix devices,
make sure that the PORSEL setting of the Stratix device is the same or
faster than the PORSEL setting of the enhanced configuration device. If
the FPGA is not powered up after the enhanced configuration device exits
POR, the CONF_DONE signal will be high since the pull-up resistor is
pulling this signal high. When the enhanced configuration device exits
POR, OE of the enhanced configuration device is released and pulled
high by a pull-up resistor. Since the enhanced configuration device sees
its nCS/CONF_DONE signal also high, it enters a test mode. Therefore, you
must ensure the FPGA powers up before the enhanced configuration
device exits POR.
For more margin, the 100-ms setting can be selected when using an
enhanced configuration device to allow the Stratix FPGA to power-up
before configuration is attempted (see Table 11–4).
nIO_PULLUP Pins
The nIO_PULLUP pin enables a built-in weak pull-up resistor to pull all
user I/O pins to VCCIO before and during device configuration. If
nIO_PULLUP
is connected to VCC during configuration, the weak pull-
ups on all user I/O pins and all dual-purpose pins are disabled. If
connected to ground, the pull-ups are enabled during configuration. The
nIO_PULLUP
pin can be pulled to 1.5, 1.8, 2.5, or 3.3-V for a logic level
high. There is an internal 2.5-k
Ωpull-down resistor on nIO_PULLUP.
Therefore, if you are using a pull-up resistor to pull up this signal, you
need to use a 1-k
Ωresistor.
Table 11–4. PORSEL Settings
PORSEL Settings
POR Time (ms)
GND
100
VCC
2
相關(guān)PDF資料
PDF描述
AYM36DTAN CONN EDGECARD 72POS R/A .156 SLD
EP2AGX95EF35C6 IC ARRIA II GX FPGA 95K 1152FBGA
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EP1S25F1020C7 IC STRATIX FPGA 25K LE 1020-FBGA
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參數(shù)描述
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EP1S40F780I6 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 4125 LABs 615 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S40F780I6N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 4125 LABs 615 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S-4G1 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE
EP1S-4G1T 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE
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