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參數(shù)資料
| 型號： | EP1S40F780C7 |
| 廠商： | Altera |
| 文件頁數(shù)： | 465/864頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC STRATIX FPGA 40K LE 780-FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 產(chǎn)品變化通告： | Package Height Change 03/March/2008 |
| 標(biāo)準(zhǔn)包裝： | 18 |
| 系列： | Stratix® |
| LAB/CLB數(shù)： | 4125 |
| 邏輯元件/單元數(shù)： | 41250 |
| RAM 位總計(jì)： | 3423744 |
| 輸入/輸出數(shù)： | 615 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 780-BBGA |
| 供應(yīng)商設(shè)備封裝： | 780-FBGA（29x29） |
| 其它名稱： | 544-1429 EP1S40SF780C7 |
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Altera Corporation
5–45
July 2005
Stratix Device Handbook, Volume 2
High-Speed Differential I/O Interfaces in Stratix Devices
Figure 5–30.
×2 Timing Relation between Parallel Data & Clock
Figure 5–31.
×2 Data Rate Transmitter Channel with Serialization Factor of 8
High-Speed
Interface Pin
Locations
Stratix high-speed interface pins are located at the edge of the package to
limit the possible mismatch between a pair of high-speed signals. Stratix
devices have eight programmable I/O banks. Figure 5–32 shows the I/O
pins and their location relative to the package.
outclock
dataout
datain_l
datain_h
XX
A0
B0
A1
B1
A2
B2
A3
B0
B1
B2
B3
A0
A1
A2
A3
PLL
Stratix
Logic
Array
Shift
Register
Shift
Register
DFF
DDR IOE
inclock
dataout
D0, D2,
D4, D6
D1, D3,
D5, D7
×4
×1
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