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參數(shù)資料
| 型號(hào)： | EP1S40F1508C6 |
| 廠商： | Altera |
| 文件頁(yè)數(shù)： | 736/864頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC STRATIX FPGA 40K LE 1508-FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 產(chǎn)品變化通告： | Package Height Change 03/March/2008 |
| 標(biāo)準(zhǔn)包裝： | 7 |
| 系列： | Stratix® |
| LAB/CLB數(shù)： | 4125 |
| 邏輯元件/單元數(shù)： | 41250 |
| RAM 位總計(jì)： | 3423744 |
| 輸入/輸出數(shù)： | 822 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 1508-BBGA |
| 供應(yīng)商設(shè)備封裝： | 1508-FBGA（30x30） |
| 其它名稱： | 544-1427 EP1S40SF1508C6 |
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Altera Corporation
11–43
July 2005
Stratix Device Handbook, Volume 2
Configuring Stratix & Stratix GX Devices
Figure 11–23. Embedded System Block Diagram
Notes to Figure 11–23:
(1)
Connect the nCONFIG, MSEL2, MSEL1, and MSEL0 pins to support a non-JTAG configuration scheme. If your design
only uses JTAG configuration, connect the nCONFIG pin to VCC and the MSEL2, MSEL1, and MSEL0 pins to ground.
(2)
Pull DATA0 and DCLK to either high or low.
Both JTAG connection methods should include space for the
MasterBlaster or ByteBlasterMV header connection. The header is useful
during prototyping because it allows you to verify or modify the Stratix
or Stratix GX device’s contents. During production, you can remove the
header to save cost.
TDI
TMS
TCK
TDO
TDI
TMS
TCK
TDO
TDI
TMS
TCK
TDO
TDI
TMS
TCK
TDO
TDI
TMS
TCK
TDO
Control
d[3..0]
d[7..0]
adr[19..0]
Control
d[7..0]
adr[19..0]
Interface
Logic
(Optional)
Any JTAG
Device
EPROM or
System
Memory
to/from ByteBlasterMV
Embedded
Processor
Embedded System
8
4
20
MAX 9000,
MAX 9000A,
MAX 7000S,
MAX 7000A,
MAX 7000AE,
or MAX 3000
Device
Cyclone FPGA
TDI
TMS
TRST
CONF_DONE
nSTATUS
nCONFIG
MSEL0
MSEL1
nCE
TCK
TDO
Any Cyclone,
FLEX 10K,
FLEX 10KA,
FLEX10KE,
APEX 20K,
or APEX 20KE
Device
10 k
Ω
10 k
Ω
VCC VCC
VCC
GND
DATA0
DCLK
nCONFIG
(2)
(1)
MSEL1
MSEL0
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