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參數(shù)資料
| 型號： | EP1S40F1020C5N |
| 廠商： | Altera |
| 文件頁數(shù)： | 596/864頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX FPGA 40K LE 1020-FBGA |
| 產(chǎn)品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 產(chǎn)品變化通告： | Package Height Change 03/March/2008 |
| 標準包裝： | 8 |
| 系列： | Stratix® |
| LAB/CLB數(shù)： | 4125 |
| 邏輯元件/單元數(shù)： | 41250 |
| RAM 位總計： | 3423744 |
| 輸入/輸出數(shù)： | 773 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 1020-BBGA |
| 供應商設備封裝： | 1020-FBGA（33x33） |
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Altera Corporation
7–57
September 2004
Stratix Device Handbook, Volume 2
Implementing High Performance DSP Functions in Stratix & Stratix GX Devices
points in parallel. There is also a parallel-to-serial conversion block at the
output because the column processing stage generates the output image
column-by-column. In order to have the output in the same order as the
input (i.e., row-by-row), this conversion is necessary. Appropriate scaling
needs to be applied to the completed transform but this can be combined
with the quantization stage which often follows a DCT [1]. Figure 7–35
shows a top-level block diagram of this design.
Figure 7–35. Block Diagram on Serial Implementation of 2-D DCT
The implementation of the 1-D DCT block is based on the algorithm
shown in Figure 7–33. The simple addition and subtraction operations in
stages 1, 2 and 3 are implemented using logic cells. The multiply and
multiply-addition operations in stage 4 are implemented using DSP
blocks in the Stratix device in the simple multiplier mode, two-multiplier
adder mode, and the four-multiplier adder mode. An example of the
multiply-addition block is shown in Figure 7–36.
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