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參數(shù)資料
| 型號(hào)： | EP1S30F780C7 |
| 廠商： | Altera |
| 文件頁(yè)數(shù)： | 269/864頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC STRATIX FPGA 30K LE 780-FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 產(chǎn)品變化通告： | Package Height Change 03/March/2008 |
| 標(biāo)準(zhǔn)包裝： | 18 |
| 系列： | Stratix® |
| LAB/CLB數(shù)： | 3247 |
| 邏輯元件/單元數(shù)： | 32470 |
| RAM 位總計(jì)： | 3317184 |
| 輸入/輸出數(shù)： | 597 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 780-BBGA |
| 供應(yīng)商設(shè)備封裝： | 780-FBGA（29x29） |
| 其它名稱： | 544-1421 EP1S30SF780C7 |
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Altera Corporation
Stratix Device Handbook, Volume 2
July 2005
Enhanced PLLs
With down-spread modulation, the peak of the modulated waveform is
the actual target frequency. Therefore, the system never exceeds the
maximum clock speed. To maintain reliable communication, the entire
system/subsystem should use the Stratix or Stratix GX device as the clock
source. Communication could fail if the Stratix or Stratix GX logic array
is clocked by the spread-spectrum clock, but the data it receives from
another device is not.
Since spread spectrum affects the m counter values, all spread-spectrum
PLL outputs are affected. Therefore, if only one spread-spectrum signal is
needed, the clock signal should use a separate PLL without other outputs
from that PLL.
No special considerations are needed when using spread spectrum with
the clock switchover feature. This is because the clock switchover feature
does not affect the m and n counter values, which are the counter values
that are switching when using spread spectrum.
PLL Reconfiguration
f
See AN 282: Implementing PLL Reconfiguration in Stratix & Stratix GX
Devices for information on PLL reconfiguration.
Enhanced PLL Pins
Table 1–9 shows the physical pins and their purpose for the Enhanced
PLLs. For inclk port connections to pins see “Clocking” on page 1–39.
Table 1–9. Enhanced PLL Pins (Part 1 of 2)
Pin
Description
CLK4p/n
Single-ended or differential pins that can drive the inclk port for PLL 6.
CLK5p/n
Single-ended or differential pins that can drive the inclk port for PLL 6.
CLK6p/n
Single-ended or differential pins that can drive the inclk port for PLL 12.
CLK7p/n
Single-ended or differential pins that can drive the inclk port for PLL 12.
CLK12p/n
Single-ended or differential pins that can drive the inclk port for PLL 11.
CLK13p/n
Single-ended or differential pins that can drive the inclk port for PLL 11.
CLK14p/n
Single-ended or differential pins that can drive the inclk port for PLL 5.
CLK15p/n
Single-ended or differential pins that can drive the inclk port for PLL 5.
PLL5_FBp/n
Single-ended or differential pins that can drive the fbin port for PLL 5.
PLL6_FBp/n
Single-ended or differential pins that can drive the fbin port for PLL 6.
PLLENABLE
Dedicated input pin that drives the pllena port of all or a set of PLLs. If you do not
use this pin, connect it to ground.
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